一、机台操作相关

● 机台认识-下Job基本步骤（基于System Manual Job界面）

○ 核心界面功能定位：该界面是完成wafer刻蚀任务下发的核心操作窗口，集成了wafer定位、Job设置、工艺参数监控等功能，需严格按步骤操作以避免工艺失误。
○ Wafer定位操作（P1-P3模块）：

  • 作用：精准确定Foup（晶圆传送盒）中wafer的实际物理位置，确保机械臂取放wafer时无偏差。
  • 操作细节：在放置wafer时，可通过按“空格”键触发快速识别功能，系统会自动扫描并标记待Etch（刻蚀）的wafer，排除无需处理的wafer，减少误操作概率。
  • 注意事项：需确认Foup与机台对接的准确性，避免因Foup放置偏移导致P1-P3定位数据错误。
    ○ Job下发操作（Job1-5模块）：
  • 数量限制：支持同时下发5个Job，但需满足PM（预防性维护）状态允许条件，若机台处于PM告警（如文档中“Alarm:PM21”）或维护模式，需先解决PM问题才能下发新Job。
  • 工艺选择与设置流程：
    1. 在“Wafer Flow”区域，通过勾选或框选方式选择需要执行刻蚀工艺的wafer（支持多选，适合同一批次相同工艺需求）；
    2. 切换至“Wafer Flow List”列表，从中选择匹配的刻蚀工艺方案（如文档中的“C1689-STI-RO2-1”）；
    3. 点击“Set Wafer Flow”按钮，系统会弹出确认窗口，核对wafer数量、工艺名称无误后确认，完成任务绑定，此时界面会显示“设置成功”提示。
  • 异常处理：若点击“Set Wafer Flow”后无响应，需检查wafer是否已被其他Job占用、工艺方案是否与wafer型号匹配，或机台是否处于“Idle”（空闲）状态。
    ○ Lot ID与上下料位置设置：
  • Lot ID命名规则：建议设置为与“Wafer Flow”名称一致（如工艺为“STI-RO2-2-C”，Lot ID也设为“STI-RO2-2-C”），便于后续通过Lot ID快速检索对应的刻蚀数据（如时间、温度、气体参数等），减少数据捞取时间。
  • Source与Dest参数含义：
    • Source：指机械臂从哪个Foup位置取出wafer（如“P2”代表第2个Foup插槽）；
    • Dest：指机械臂完成刻蚀后将wafer放回的Foup位置；
    • 生效条件：仅当“Unload lot after job”选项勾选“True”时，Source与Dest设置才生效，若选择“False”，wafer完成刻蚀后会暂存于机台缓冲区域，需手动触发卸载。
  • 示例：若Source设为“P2”、Dest设为“P2”，且“Unload lot after job”为“True”，则wafer从第2个Foup取出，刻蚀后放回原Foup的原位置。

二、等离子蚀刻相关

● 常见刻蚀形貌及调控（基于《等离子蚀刻》理论）

○ 矩形形貌（理想状态）：

  • 核心特征：侧壁垂直，侧壁角度（SWA）严格为90°，无过刻蚀或欠刻蚀痕迹，刻蚀图案边缘整齐，无聚合物残留。
  • 应用场景：适用于对图案精度要求极高的工艺（如DRAM的栅极刻蚀），是刻蚀工艺的目标形貌。
  • 实现条件：需精准控制气体比例（如刻蚀Si时SF₆与Ar的比例）、等离子体密度、蚀刻时间，确保各向异性刻蚀与侧壁保护平衡。
    ○ 楔形形貌（侧壁保护过度）：
  • 外观特征：侧壁呈“楔形”，即顶部宽、底部窄，SWA大于90°，侧壁附着过量聚合物，导致底部刻蚀不充分。
  • 形成机理：刻蚀过程中含碳气体（如CHF₃）比例过高，或O₂含量不足，导致碳基聚合物在侧壁大量沉积，阻碍了侧壁的进一步刻蚀，而底部因离子轰击较强，刻蚀正常，最终形成楔形。
  • 具体调控方案：
    1. 降低含碳气体比例：若原工艺中CHF₃流量为50sccm，可降至30sccm，减少聚合物生成原料；
    2. 增加O₂流量：O₂可与碳聚合物反应生成CO₂或CO，随尾气排出，如在刻蚀SiO₂工艺中，添加5-10sccm O₂，有效去除过量聚合物；
    3. 提高Ar流量：Ar离子质量大，物理轰击能力强，可清扫侧壁多余聚合物，如将Ar流量从100sccm提升至150sccm，增强物理清洗效果。
      ○ 反楔形形貌（侧壁保护弱化）：
  • 外观特征：侧壁呈“倒楔形”，即顶部窄、底部宽，SWA小于90°，底部多晶硅等材料被过度侧向刻蚀。
  • 形成机理：刻蚀后期含碳气体消耗过多未及时补充，或等离子体密度下降，导致侧壁钝化膜（聚合物膜）变薄甚至破裂，无法阻挡离子对侧壁的横向刻蚀，底部因离子聚集多，侧向刻蚀更严重。
  • 具体调控方案：
    1. 优化气体成分：提高含碳气体（如C₂F₆）流量，从20sccm增至40sccm，补充钝化膜原料；同时降低氧化性气体（如O₂）流量，避免钝化膜被过度氧化分解；
    2. 增强各向异性刻蚀：提高射频电源功率（如SRF从300W增至400W），增强离子加速能力，使离子更垂直地轰击wafer表面，减少横向刻蚀；或降低腔室压力（如从10mT降至5mT），延长离子平均自由程，提升离子方向性。
      ○ 凸脚形貌（刻蚀不足/沉积物不均）：
  • 外观特征：在刻蚀图案底部与基底交界处形成“凸块”，即待刻蚀材料未完全去除，或底部存在不均匀的聚合物沉积。
  • 形成机理：
    1. 刻蚀时间不足，导致底部残留部分待刻蚀材料（如Poly-Si）；
    2. 含碳气体流量波动，导致底部聚合物沉积不均，局部形成厚聚合物层，阻碍刻蚀剂与待刻蚀材料接触。
  • 具体调控方案：
    1. 优化聚合物分布：通过流量控制器稳定含碳气体（如CH₂F₂）流量，避免波动范围超过±5sccm；或在刻蚀后期添加少量Ar（50sccm），增强底部聚合物的清扫效果；
    2. 调整过刻蚀量：在主刻蚀（ME）后增加过刻蚀（OE）步骤，如将OE时间从10s延长至15s，确保底部残留材料完全去除；同时优化EPD（终点检测）参数，通过光谱分析精准判断刻蚀终点，避免因EPD误判导致刻蚀不足。
      ○ 旁刻形貌（电荷累积/选择比过高）：
  • 外观特征：在刻蚀图案与截止层交界处出现横向刻蚀，形成“缺口”，尤其在高深宽比结构中更明显。
  • 形成机理：
    1. 刻蚀过程中wafer表面电荷累积（如电子聚集），导致局部电场畸变，离子被吸引至交界处，引发横向刻蚀；
    2. 刻蚀剂对截止层（如SiN）的选择比过高（即刻蚀剂优先刻蚀目标材料，对截止层几乎无作用），导致交界处目标材料被过度横向刻蚀。
  • 具体调控方案：
    1. 采用脉冲蚀刻：将射频电源从连续模式（CW）切换为脉冲模式，如脉冲频率设为1kHz、占空比50%，通过周期性断电释放累积电荷，减少电荷聚集；
    2. 调控刻蚀选择比：降低刻蚀剂对目标材料的刻蚀速率，或提高对截止层的刻蚀速率，如刻蚀Si时，减少SF₆（主刻蚀气体）流量，增加HBr（可降低Si刻蚀速率）流量，将选择比从50:1调整至30:1；同时控制OE量，避免过刻蚀加剧旁刻。
      ○ 颈缩形貌（栅极材料掺杂不均）：
  • 外观特征：刻蚀后的栅极材料（如多晶硅）中间部位变窄，呈“颈缩”状，影响栅极导电性。
  • 形成机理：栅极材料在掺杂过程中（如掺杂P或B元素），掺杂浓度不均，局部区域掺杂浓度过高或过低，导致该区域刻蚀速率与周围不同（如掺杂浓度高的区域刻蚀速率快），最终形成颈缩。
  • 具体调控方案：优化膜层制备工艺，如采用离子注入法掺杂时，控制注入剂量（如从1×10¹⁵ atoms/cm²调整至8×10¹⁴ atoms/cm²）和注入能量（如从50keV降至30keV），确保掺杂元素在栅极材料中均匀分布；或在掺杂后增加退火步骤（如800℃退火30s），促进掺杂元素扩散均匀。

● 刻蚀工艺原理及过程（含等离子体作用）

○ 等离子体（Plasma）产生机制：

  • 核心原理：在密闭腔室中，通过射频电源（如SRF、BRF）施加电场，使腔室内的气体（如Ar、SF₆）分子被激发、解离并电离，形成由电子、正离子、中性原子/自由基组成的等离子体。
  • 关键步骤：
    1. 激发：气体分子吸收电场能量，电子从基态跃迁到激发态；
    2. 解离：激发态分子进一步吸收能量，化学键断裂，形成自由基（如SF₆解离为SF₅·、F·）；
    3. 电离：自由基或中性分子失去电子，形成正离子（如F·失去电子形成F⁺），最终形成等离子体。
  • 影响因素：腔室压力（压力越低，分子平均自由程越长，电离效率越高）、射频功率（功率越高，电场强度越大，电离程度越高）、气体种类（惰性气体如Ar易电离，含氟气体如SF₆电离阈值较高）。
    ○ 刻蚀过程详细步骤：
  1. 解离：等离子体中的活性粒子（如F·、Cl·自由基，F⁺、Cl⁺离子）在电场作用下扩散至wafer表面；
  2. 离子加速：正离子在射频电场的加速下，垂直或倾斜轰击wafer表面，破坏待刻蚀材料的化学键（如Si-Si键）；
  3. 吸附：活性粒子（自由基和离子）吸附在待刻蚀材料表面，形成吸附层；
  4. 反应：吸附的活性粒子与待刻蚀材料发生化学反应，生成挥发性产物（如Si与F·反应生成SiF₄气体）；
  5. 解吸与沉积：挥发性产物从wafer表面解吸，随腔室尾气排出；同时，部分反应副产物（如含碳聚合物）可能沉积在wafer表面或腔室壁上，需通过吹扫（Flush）步骤去除。
    ○ 形貌调控的核心逻辑：
  • 各向同性刻蚀/沉积：当等离子体中中性自由基占比高、离子轰击弱时，活性粒子从各个方向与待刻蚀材料反应，形成各向同性刻蚀（如刻蚀有机材料时）；若副产物沉积速率大于刻蚀速率，则形成各向同性沉积。
  • 各向异性刻蚀：当离子轰击作用强、自由基反应弱时，离子主要垂直轰击wafer表面，仅对表面待刻蚀材料进行刻蚀，侧壁因离子轰击少，且可能形成钝化膜（如聚合物膜）保护，形成各向异性刻蚀（如刻蚀金属导线时）。
  • 钝化膜作用：刻蚀产物中的含碳聚合物（如CFₓ）会附着在侧壁，形成保护膜，阻止离子对侧壁的横向刻蚀，因此当侧壁刻蚀过度时，可通过增加含碳气体（如CHF₃）流量，增厚钝化膜，增强保护效果。

● 刻蚀常见问题及解决方案（含具体参数调整示例）

○ Notch（栅极刻蚀）：

  • 问题表现：在栅极结构的底部或侧壁出现“缺口”，导致栅极与源漏极之间的绝缘性下降，影响晶体管性能。
  • 深层原因：刻蚀过程中，wafer表面（尤其是栅极与基底交界处）电荷过度累积（如电子聚集），形成局部强电场，使等离子体中的正离子被吸引至该区域，引发横向刻蚀，形成Notch。
  • 解决方案细节：采用脉冲模式蚀刻，以刻蚀Poly-Si栅极为例，将BRF（下电源）从连续模式（CW）切换为脉冲模式，设置脉冲频率1.2kHz、占空比40%，脉冲周期内，断电阶段可释放累积的电荷，避免电荷聚集；同时降低腔室压力（如从8mT降至5mT），减少离子与气体分子的碰撞，提高离子方向性，减少横向刻蚀。
    ○ 全片刻蚀深度负载效应：
  • 问题表现：同一wafer上，不同区域的刻蚀深度不一致（如边缘区域刻蚀深度浅于中心区域），或刻蚀速率随时间逐渐减慢，导致部分区域刻蚀未达标。
  • 深层原因：
    1. 底部电荷过度积累：刻蚀过程中，wafer底部与静电卡盘（ESC）接触不良，导致电荷无法及时释放，积累在底部，影响等离子体分布；
    2. 刻蚀副产物残留：反应生成的挥发性产物（如SiF₄）未及时排出，在wafer表面或腔室底部沉积，阻碍活性粒子与待刻蚀材料接触；
    3. 等离子体方向性不足：腔室压力过高，离子与气体分子碰撞频繁，离子运动方向紊乱，无法垂直轰击wafer表面。
  • 解决方案细节：
    1. 控制离子角度：提高BRF功率（如从150W增至200W），增强离子加速能力，使离子更垂直地轰击wafer表面；同时降低腔室压力（如从12mT降至6mT），延长离子平均自由程，减少碰撞，提升方向性；
    2. 减轻电荷和副产物累积：采用脉冲模式（如SRF脉冲频率1kHz、占空比50%），断电阶段释放底部电荷；同时增加吹扫（Flush）步骤的时间（如从20s增至30s），并提高吹扫气体（如O₂）流量（从200sccm增至300sccm），确保副产物完全排出。
      ○ 不同材料区域刻蚀负载差异：
  • 问题表现：wafer上同时存在Si和SiO₂区域时，Si区域刻蚀速率远快于SiO₂区域，导致Si区域过度刻蚀，或SiO₂区域刻蚀不足。
  • 深层原因：不同材料对刻蚀剂的反应活性不同（如Si与F·反应活性高，SiO₂与F·反应活性低），且刻蚀过程中不同材料表面电荷累积量不同（如Si表面易积累电子，SiO₂表面易积累正电荷），导致离子对不同材料的轰击强度差异，加剧刻蚀速率差异。
  • 解决方案细节：用CF₄基气体替代Cl₂/HBr气体，以刻蚀Si和SiO₂混合区域为例，原工艺使用Cl₂（100sccm）+HBr（50sccm），替换为CF₄（80sccm）+O₂（20sccm）；CF₄与Si和SiO₂均能反应，且反应速率差异较小，同时O₂可减少电荷累积，降低库伦引力对离子运动的影响，使刻蚀速率更均匀。
    ○ 栅极Si刻蚀损失：
  • 问题表现：刻蚀后栅极Si的厚度小于目标值，导致栅极电阻增大，影响晶体管开关速度。
  • 深层原因：刻蚀过程中，Si表面与等离子体中的O₂或H₂O反应，形成SiO₂氧化层，后续刻蚀剂（如SF₆）会同时刻蚀Si和SiO₂，导致Si被过度消耗，造成损失。
  • 解决方案细节：通过工艺参数组合减轻再氧化，以刻蚀Si栅极为例，设置腔室压力为10mT（高压可减少O₂扩散至Si表面）、SRF功率350W（增强离子轰击，破坏氧化层）、BRF功率80W（低BRF减少离子对Si的过度刻蚀），同时采用脉冲模式（SRF脉冲频率800Hz、占空比50%），减少O₂与Si的接触时间，降低氧化层生成量。
    ○ 线条粗糙度：
  • 问题表现：刻蚀后的线条边缘不平整，存在“锯齿状”或“凹凸状”，影响线条的导电性和信号传输效率。
  • 深层原因：
    1. 侧壁保护不均：含碳气体流量波动，导致侧壁钝化膜厚度不均，厚膜区域刻蚀慢，薄膜区域刻蚀快，形成粗糙边缘；
    2. 图案缺陷：光刻步骤中光刻胶图案边缘不平整，刻蚀时缺陷被转移至线条边缘。
  • 解决方案细节：
    1. 提高PR（光刻胶）选择比：优化光刻工艺，如增加光刻胶厚度（从1μm增至1.5μm）、调整曝光剂量（从50mJ/cm²增至60mJ/cm²），确保光刻胶图案边缘平整，减少缺陷；
    2. 表面质量优化：在刻蚀后增加HBr/H₂/Ar处理步骤，设置HBr流量50sccm、H₂流量10sccm、Ar流量100sccm，处理时间30s，HBr和H₂可去除线条边缘的残留聚合物，Ar可物理研磨粗糙表面，提升平整度；
    3. 解决沉积不均：检查气体喷头是否堵塞，定期清洁喷头（如用O₂等离子体清洗30min），确保含碳气体均匀分布，避免钝化膜沉积不均。
      ○ OX与SiN选择比优化：
  • 问题表现：刻蚀OX（氧化层）时，SiN（氮化硅）截止层被过度刻蚀，或刻蚀SiN时，OX被过度刻蚀，无法实现精准的层间刻蚀。
  • 深层原因：刻蚀剂中F/C比例不当，F含量过高时，刻蚀剂优先刻蚀OX和SiN，选择比低；C含量过高时，易形成聚合物，阻碍刻蚀，同样降低选择比。
  • 解决方案细节：通过调整F/C比例优化选择比，以刻蚀OX且保护SiN为例，使用CHF₃（含C和F）作为刻蚀气体，原工艺CHF₃流量100sccm，F/C比例约3:1，调整为CHF₃流量120sccm、O₂流量10sccm，F/C比例降至2.5:1，C含量增加可增强对SiN的保护，同时O₂可避免聚合物过度沉积，确保OX刻蚀正常，此时OX与SiN的选择比可从10:1提升至20:1。
    ○ 钨蚀刻阻挡层TiN表面粗糙度：
  • 问题表现：刻蚀钨（W）金属层后，下方的TiN阻挡层表面不平整，存在划痕或凹陷，影响后续金属层的附着力。
  • 深层原因：W与TiN的刻蚀选择性不足（即刻蚀剂对W和TiN的刻蚀速率差异小），刻蚀W时，TiN同时被刻蚀，且刻蚀速率不均，导致表面粗糙。
  • 解决方案细节：
    1. 提高W刻蚀速率：增加W刻蚀气体（如SF₆）流量，从80sccm增至100sccm，同时提高SRF功率（从400W增至450W），增强离子轰击，加快W刻蚀速率；
    2. 优化W-OE步骤：在主刻蚀W后，增加OE步骤，设置SF₆流量降至50sccm、Ar流量增至150sccm，OE时间10s，Ar可增强物理轰击，优先去除W残留，减少TiN的刻蚀量，使W:TiN的选择比从5:1提升至10:1，降低TiN表面粗糙度。
      ○ Al刻蚀中的聚合物残留与腐蚀：
  • 问题表现：刻蚀Al金属层后，表面残留黑色或白色聚合物，或Al层出现点蚀、剥落，影响金属层的导电性和可靠性。
  • 深层原因：
    1. 聚合物残留：刻蚀Al时使用的Cl₂/BCl₃气体与Al反应，生成AlCl₃，若腔室温度过低（如ESC温度低于20℃），AlCl₃易凝结成固体聚合物，附着在Al表面；
    2. 腐蚀：残留的Cl⁻离子与空气中的H₂O反应生成HCl，HCl会腐蚀Al层，形成点蚀。
  • 解决方案细节：
    1. 优化Strip（剥离）或刻蚀工艺：提高ESC温度（如从20℃升至40℃），促进AlCl₃挥发，减少聚合物生成；同时在刻蚀后增加O₂吹扫步骤，O₂流量200sccm，时间30s，O₂可与残留Cl⁻反应生成ClO₂，随尾气排出；
    2. 控制排队时间：刻蚀完成的wafer需在1小时内转移至下一工序，避免长时间暴露在空气中，减少H₂O与Cl⁻的接触机会；若无法及时转移，可将wafer存放在氮气保护箱中，隔绝空气。
      ○ 刻蚀均匀性问题：
  • 问题表现：同一wafer不同区域（中心/边缘）或不同wafer之间的刻蚀速率、深度差异超过5%，不符合工艺要求。
  • 深层原因：
    1. 气体分布不均：气体喷头堵塞或设计不合理，导致wafer表面气体浓度差异（如边缘区域气体浓度低）；
    2. 电流比例失衡：射频电源电流在wafer表面分布不均（如中心电流密度高），导致等离子体密度差异；
    3. ESC温度不均：ESC加热元件故障，导致wafer表面温度差异（如边缘温度低于中心）。
  • 解决方案细节：
    1. 调节气体流量与比例：检查气体喷头，清洁堵塞的喷孔；同时调整气体分流比例（如Injector设置为“Equal”，确保三区气体33%/33%/34%均匀分布），以刻蚀SiO₂为例，将CF₄流量从100sccm调整为中心80sccm、边缘120sccm，补偿边缘气体浓度不足；
    2. 调节电流比例：通过机台“Counters”模块，调整SRF/C1、SRF/C2、SRF/C3的电流比例（如从500:500:500调整为480:500:520），使电流在wafer表面均匀分布；
    3. 调节ESC温度：通过“ESC Temp”参数，将中心温度设为45℃、边缘温度设为47℃，补偿边缘热量损失，确保wafer表面温度差小于2℃；
    4. 副产物控制：增加稀释气体（如Ar）流量（从100sccm增至150sccm），稀释副产物浓度，避免局部副产物过高导致侧壁过度保护；
    5. 温度对刻蚀速率的影响：以刻蚀Si为例，ESC温度从30℃升至50℃，刻蚀速率可从100nm/min提升至150nm/min，可通过精准控制ESC温度，调整不同区域的刻蚀速率，实现均匀性优化。

三、Recipe编辑相关

● Recipe核心参数及含义（含具体参数示例）

○ 基础参数（基于文档中Recipe表格）：

  1. Pressure（压力）：
  • 含义：刻蚀腔室内的气体压力，影响等离子体密度、离子平均自由程和反应速率，单位为mT（毫托）。
  • 示例：文档中“Trim”步骤压力为10mT，“ME1”步骤压力为5.5mT；高压（如10mT）适用于需要高反应活性的步骤（如Trim），低压（如5.5mT）适用于需要高离子方向性的步骤（如ME1）。
  • 影响：压力过高，离子碰撞频繁，方向性差；压力过低，等离子体密度低，反应速率慢。
  1. SRF（上电源功率）：
  • 含义：控制等离子体的产生和密度，上电源主要影响腔室上方的等离子体状态，单位为W（瓦特）。
  • 示例：“Trim”步骤SRF为365W，“ME1”步骤SRF为530W；高功率（如530W）可产生高密度等离子体，适用于刻蚀量大的主刻蚀步骤（ME1）；低功率（如365W）适用于精细修整的Trim步骤。
  • 影响：功率过高，易导致wafer过热或过度刻蚀；功率过低，等离子体密度不足，刻蚀速率慢。
  1. Ir（电流比例）：
  • 含义：指上电源（SRF）各通道的电流分配比例，影响等离子体在wafer表面的均匀分布。
  • 示例：文档中“ME1”步骤电流比例为“0.3”（具体需结合机台通道设置），部分步骤为“0.5”；不同步骤根据刻蚀需求调整比例，确保等离子体均匀覆盖wafer。
  • 影响：电流比例失衡，会导致wafer局部等离子体密度差异，引发刻蚀均匀性问题。
  1. Bias（下电源电压）：
  • 含义：下电源（BRF）产生的电压，主要用于加速等离子体中的正离子，增强离子轰击能力，单位为V（伏特）。
  • 示例：“Trim”步骤Bias为0V（无需强离子轰击），“ME1”步骤Bias为72V；高Bias（如72V）适用于需要强物理轰击的主刻蚀步骤（ME1），低Bias或0V适用于无需离子轰击的步骤（如Trim、Flush）。
  • 影响：Bias过高，离子轰击过强，易导致侧壁损伤或过度刻蚀；Bias过低，离子轰击不足，刻蚀速率慢。
  1. Injector（气体分流情况）：
  • 含义：控制刻蚀气体在wafer表面的分布方式，分为“Equal”（平均分布）和“Center”（中心集中分布）两种模式。
  • 示例：“Trim”步骤为“Equal”，表示气体在wafer的中心、中间、边缘三区按33%/33%/34%平均分布；“ME1”步骤为“Center”，表示气体按Center65%/middle20%/edge15%分布，适用于中心区域刻蚀需求高的场景。
  • 影响：分流模式选择不当，会导致气体分布不均，引发刻蚀均匀性问题。
  1. Gas（气体条件）：
  • 含义：刻蚀过程中使用的气体组合，包括主刻蚀气体、稀释气体、保护气体等，需明确各气体的流量（单位sccm）。
  • 示例：“Trim”步骤气体为“45Cl₂/45O₂/85He”，表示Cl₂（45sccm，主刻蚀气体）、O₂（45sccm，去除聚合物）、He（85sccm，稀释与控温）；“ME1”步骤气体为“38SF₆/43CH₂F₂/50N₂/160He”，其中SF₆（主刻蚀Si）、CH₂F₂（保护侧壁）、N₂（稳定等离子体）、He（稀释与控温）。
  • 影响：气体种类或流量错误，会导致刻蚀速率异常、形貌缺陷或材料损伤。
  1. STG He（He Edge通入情况）：
  • 含义：指He气体从wafer边缘通入的状态，主要用于辅助ESC控温，确保wafer边缘温度稳定。
  • 示例：文档中部分步骤标注“STG He”，具体参数需结合机台设置，通常He流量稳定（如50sccm），确保wafer边缘与中心温度一致。
  • 影响：STG He通入不足，会导致wafer边缘温度过低，刻蚀速率慢于中心。
  1. ESC Temp（静电卡盘温度）：
  • 含义：静电卡盘的温度，用于控制wafer的温度，影响刻蚀反应速率和副产物挥发，单位为℃（摄氏度）。
  • 示例：“Trim”步骤ESC Temp为45℃，“ME1”步骤为60℃；高温度（如60℃）可加快刻蚀反应速率和副产物挥发，适用于刻蚀量大的ME1步骤；低温度（如45℃）适用于精细的Trim步骤。
  • 影响：温度过高，易导致wafer变形或光刻胶软化；温度过低，副产物挥发慢，易残留形成聚合物。
  1. Time（步骤持续时间）：
  • 含义：每个刻蚀步骤的运行时间，需根据刻蚀深度和速率精准设置，单位为s（秒）。
  • 示例：“Trim”步骤时间为18s，“ME1”步骤为33s；主刻蚀步骤（ME1）时间长，确保刻蚀深度达标；修整或吹扫步骤（Trim、Flush）时间短，避免过度处理。
  • 影响：时间过长，导致过度刻蚀；时间过短，刻蚀不充分。

○ 关键步骤含义（含应用场景）：

  1. Trim（修整）：
  • 核心作用：对刻蚀图案进行少量、精细的刻蚀，修正尺寸偏差（如线宽过大）、优化形貌（如边缘不平整），为后续主刻蚀做准备。
  • 应用场景：主刻蚀（ME）前的预处理步骤，或光刻胶图案转移后的精细调整，如DRAM栅极刻蚀前的Trim步骤，可将线宽从100nm修正至90nm。
  • 工艺特点：刻蚀量小（通常为5-10nm）、SRF功率低（如300-400W）、Bias低或0V，气体以稀释气体（如He）为主，配合少量主刻蚀气体。
  1. BARC（底部抗反射层刻蚀）：
  • 核心作用：去除wafer表面的底部抗反射层（如SiON或碳基BARC），避免抗反射层影响后续主刻蚀的精度。
  • 应用场景：光刻步骤后、主刻蚀前，如刻蚀SiO₂前需先刻蚀BARC层，确保主刻蚀剂直接作用于SiO₂。
  • 工艺特点：刻蚀速率需与BARC厚度匹配（如BARC厚度50nm，刻蚀速率10nm/s，时间设为5s），气体以O₂（去除碳基BARC）或CF₄（去除SiON BARC）为主。
  1. ME（Main Etch，主刻蚀）：
  • 核心作用：完成大部分目标材料的刻蚀，是整个刻蚀工艺中刻蚀量最大、速率最高的步骤。
  • 应用场景：去除主要的待刻蚀材料，如Si、SiO₂、Poly-Si等，如DRAM存储单元的Si刻蚀，需刻蚀深度500nm，ME步骤需承担450nm的刻蚀量。
  • 工艺特点：SRF功率高（如500-600W）、Bias高（如50-100V）、刻蚀气体流量大，需精准控制气体比例以确保形貌和选择比。
  1. OE（Over Etch，过刻蚀）：
  • 核心作用：在主刻蚀后，对残留的少量待刻蚀材料进行补充刻蚀，确保目标材料完全去除，尤其针对wafer表面的凹陷或拐角区域。
  • 应用场景：主刻蚀后，如刻蚀Poly-Si时，ME步骤后可能残留5-10nm，OE步骤需刻蚀5-15nm，确保无残留。
  • 工艺特点：刻蚀量小（通常为主刻蚀量的10%-20%）、SRF功率和Bias略低于ME步骤，气体比例需调整以保护截止层，避免过度刻蚀。
  1. Flush（吹扫）：
  • 核心作用：去除刻蚀腔室和wafer表面的残留气体、反应副产物（如聚合物、挥发性气体），为下一个步骤或wafer的刻蚀做准备。
  • 应用场景：每个刻蚀流程的最后一步，或两个不同工艺步骤之间，如ME步骤后、OE步骤前，需Flush去除ME步骤的副产物。
  • 工艺特点：无主刻蚀气体，以吹扫气体（如O₂、Ar）为主，流量大（如200-300sccm）、时间短（如20-30s），SRF功率低、Bias 0V。
  1. Pump（抽真空）：
  • 核心作用：将刻蚀腔室内的气体抽出，降低腔室压力至目标值，为等离子体产生或下一个步骤创造合适的压力环境。
  • 应用场景：刻蚀流程开始前（建立初始真空）、步骤之间（如Flush后，抽除吹扫气体），或流程结束后（抽除残留气体）。
  • 工艺特点：无气体通入，仅开启真空泵，压力降至低水平（如0.1mT以下），时间根据真空泵效率设置（如20-30s）。
  1. Stable（稳定）：
  • 核心作用：当两个相邻步骤的工艺参数（如压力、功率、气体）差异过大时，设置Stable步骤，使腔室状态（压力、等离子体密度）逐渐过渡，避免因参数突变引发机台报警或工艺波动。
  • 应用场景：如从高压力（10mT）的Trim步骤切换至低压力（5mT）的ME步骤前，设置Stable步骤，压力从10mT逐步降至5mT。
  • 工艺特点：参数渐变（如压力每秒降低1mT），时间根据参数差异设置（如5-10s），确保腔室状态稳定。
  1. XX-ign（点火步）：
  • 核心作用：当某一步骤的工艺条件（如低压力、低气体流量）难以启辉产生等离子体时，在该步骤前增加点火步，通过较高的功率或特殊气体组合，先点燃等离子体，再过渡到目标工艺条件。
  • 应用场景：如低压力（3mT）、低SF₆流量（20sccm）的刻蚀步骤前，增加“SF₆-ign”点火步，设置SRF功率400W、SF₆流量50sccm，启辉后再降至目标参数。
  • 工艺特点：功率较高、气体流量略高于目标步骤，时间短（如3-5s），启辉成功后自动切换至目标步骤。
  1. Cure（固化）：
  • 核心作用：对刻蚀后的材料进行高温或等离子体处理，修复刻蚀过程中产生的晶格缺陷，减少材料表面的应力，提高材料的稳定性和可靠性。
  • 应用场景：刻蚀金属或半导体材料后，如Al金属层刻蚀后，设置Cure步骤，通过O₂等离子体处理，修复Al表面的氧化层缺陷。
  • 工艺特点：温度较高（如200-300℃）或等离子体处理（如O₂等离子体），时间根据材料特性设置（如10-20s）。
  1. Chuck/Dechuck（吸附/脱附wafer）：
  • 核心作用：Chuck步骤通过静电作用将wafer吸附在ESC上，确保wafer在刻蚀过程中固定不动；Dechuck步骤释放静电，使wafer与ESC分离，便于机械臂取走。
  • 应用场景：刻蚀流程开始前（Chuck）、流程结束后（Dechuck）。
  • 工艺特点：Chuck步骤需施加静电电压（如500V），时间固定（如4s）；Dechuck步骤需释放电压，时间固定（如5s），部分机台需通入Ar辅助脱附。
  1. WAC（清洗腔室）：
  • 核心作用：定期清洗刻蚀腔室壁上的残留聚合物或沉积物，避免残留物脱落污染wafer，影响刻蚀质量。
  • 应用场景：每刻蚀一定数量的wafer后（如25片），或腔室污染报警时。
  • 工艺特点：使用强氧化性气体（如O₂、NF₃），SRF功率高（如600W），时间长（如5-10min），通过等离子体氧化去除残留物。

● Recipe特殊参数设置（含操作注意事项）

○ Chuck/Dechuck参数：

  • 固定时间：Chuck-end-dechuck时间固定为4s/5s/10s，具体根据机台型号确定，如某机台Chuck时间4s、Dechuck时间5s，不可自定义修改，需严格按固定时间操作。
  • Dechuck固定参数：Dechuck步骤的压力固定为30mT、SRF功率800W、BRF功率0W、Ar流量300sccm，该参数由机台厂商预设，用于确保wafer平稳脱附，避免因参数不当导致wafer破损或残留静电。
  • 注意事项：Dechuck步骤完成后，需确认wafer已完全脱离ESC，再启动机械臂取片，避免机械臂碰撞wafer。

○ BRFdelayphase（BRF延迟相位）：

  • 核心功能：调节BRF电源的相位，使其与SRF电源同步或异步，控制等离子体中离子的轰击节奏，优化刻蚀均匀性或减少电荷累积。
  • 可选参数：0°、90°、180°，其中0°和180°为同步模式（离子轰击与SRF等离子体产生节奏一致），90°为异步模式（离子轰击节奏与SRF错开）。
  • 应用场景：刻蚀高深宽比结构时，选择90°异步模式，可减少电荷累积；刻蚀大面积平坦区域时，选择0°同步模式，可提高刻蚀均匀性。
  • 注意事项：相位设置需与SRF功率、脉冲模式匹配，避免因相位冲突导致等离子体不稳定。

○ STG mode（边缘气体模式）：

  • 功能定义：控制He气体从wafer边缘的通入方式，分为“Yes”和“No”两种模式。
  • 模式细节：
    • Yes模式：边缘通入的He气体作为“tuning gas”（调谐气体），气体流向为“final edge”（仅边缘区域），用于微调wafer边缘的温度或等离子体密度，适用于边缘刻蚀速率异常的场景。
    • No模式：边缘通入的He气体作为“center工艺气体”，气体通过V6阀门流向“FRC&final”（中心与边缘混合区域），用于补充中心区域的气体不足，适用于中心刻蚀量需求高的场景。
  • 注意事项：STG mode选择需与Injector气体分流模式匹配，如Injector为“Equal”时，STG mode建议设为“Yes”，确保边缘气体独立调谐。

○ Endmode（步骤结束模式）：

  • 功能定义：控制每个工艺步骤的结束方式，根据步骤需求选择不同模式，确保工艺精准性和安全性。
  • 各模式细节及应用场景：
    1. Time模式：按预设时间结束步骤，适用于刻蚀量固定、无需终点检测的步骤（如Trim、Flush、Pump），示例：Trim步骤时间18s，到达18s后自动结束。
    2. ColData模式：收集光谱数据但不抓取终点，适用于需要分析工艺状态但无需精准结束的步骤（如Stable步骤），可通过光谱数据判断等离子体是否稳定。
    3. EndPt模式（终点抓取）：通过光谱分析（EPD）识别刻蚀终点，当待刻蚀材料完全去除时，光谱强度发生突变，步骤自动结束，适用于主刻蚀（ME）、OE等需要精准控制刻蚀深度的步骤，示例：刻蚀SiO₂时，当SiO₂的特征光谱（如280nm）强度下降至阈值，步骤结束。
    4. Oetch模式（过刻蚀模式）：在EndPt终点后，自动延长一定时间的刻蚀（过刻蚀），确保无残留，适用于OE步骤，示例：EndPt终点后，自动延长5s过刻蚀。
    5. Stable模式：步骤自动根据腔室状态（如压力、温度）稳定结束，无需手动干预，适用于参数渐变的Stable步骤，当参数达到目标值时自动结束。
    6. WinTemp模式（窗口温度终点控制）：通过监控wafer温度的变化范围（温度窗口）结束步骤，当温度超出预设窗口（如45℃±2℃）时，步骤结束，适用于对温度敏感的材料刻蚀（如有机材料）。
    7. End模式（跳过当前步）：手动触发跳过当前步骤，仅在紧急情况下使用（如步骤参数错误），需获得权限后操作，避免误触发导致工艺中断。
  • EPD Type（光谱类型）：仅当EndMode为ColData、EndPt、Oetch时生效，需选择与待刻蚀材料匹配的光谱类型（如Si的光谱类型、SiO₂的光谱类型），确保光谱分析准确。
  • SingleStepStop（单步EPD停止开关）：
    • No选项：当前步的EPD参数（如光谱阈值）继续用于下一步，适用于连续刻蚀的步骤（如ME1→ME2），避免参数重复设置。
    • Yes选项：当前步的EPD采集停止，下一步需重新设置EPD参数，适用于步骤间材料变化的场景（如ME→OE，待刻蚀材料从Si变为SiO₂）。
  • 注意事项：Endmode选择需与步骤功能匹配，如ME步骤必须选择EndPt模式，避免刻蚀深度失控；EPD Type需与材料对应，否则无法准确抓取终点。

○ 电源功率关闭设置（CloseSRF/BRF Between Steps）：

  • 功能定义：控制SRF/BRF电源在当前步骤结束时是否关闭功率，确保下一步工艺顺利进行，避免电源冲突。
  • 选项规则：
    • Yes选项：当前步骤结束后，关闭SRF/BRF功率，适用于下一步不是连续起辉的场景（如下一步功率为0，如Flush步骤），示例：ME步骤（SRF 530W）结束后，下一步为Flush步骤（SRF 0W），选择Yes，关闭SRF功率。
    • No选项：当前步骤结束后，不关闭SRF/BRF功率，适用于下一步为连续起辉的场景（如ME1→ME2，功率均为500W左右），避免重新启辉导致的工艺波动。
  • 关键注意事项：若下一步对应电源功率为0（如Flush、Pump步骤），当前步必须选择Yes，否则软件会判断流程错误，触发电源IO报警，导致机台停机；若误选No，需紧急停止机台，重置电源参数后重新启动。

○ 匹配器调节方式（SMatchTuneMode/SMatchCurrentTuneMode/BMatchTuneMode）：

  • 功能定义：控制SRF/BRF匹配器的调节方式，匹配器用于调节电源与腔室之间的阻抗匹配，确保功率高效传输至等离子体。
  • 可选方式：
    1. manual（手动模式）：需手动调整匹配器的电容/电感参数，适用于机台调试或特殊工艺场景，需专业人员操作，避免参数设置错误导致功率损耗。
    2. auto（自动模式）：匹配器根据实时阻抗变化自动调整参数，适用于常规工艺，但调整速度较慢，可能导致功率波动。
    3. autopreset（自动预设模式）：匹配器根据预设的工艺参数（如压力、气体、功率）提前调整至最优阻抗状态，调整速度快、稳定性高，推荐用于量产工艺。
  • 应用场景：量产刻蚀时选择autopreset模式，确保功率传输效率（如>90%）；机台维护后调试时选择manual模式，校准匹配器参数。
  • 注意事项：三种模式不可同时选择，需根据工艺需求切换；切换模式前需关闭电源功率，避免匹配器损坏。

四、气体作用分类（含具体应用案例）

● 主要刻蚀气体（按被刻蚀材料分类，含作用机理）

被刻蚀材料 主要刻蚀气体 作用机理 应用案例
Si（硅） SF₆、CF₄、NF₃、HBr SF₆、CF₄、NF₃解离产生F·自由基，与Si反应生成挥发性SiF₄；HBr解离产生Br·自由基，与Si反应生成SiBr₄，同时Br·可抑制Si表面氧化 刻蚀DRAM存储单元的Si衬底，采用SF₆（80sccm）+HBr（50sccm），刻蚀速率150nm/min，形成垂直侧壁
SiO₂（二氧化硅） CF₄、C₃F₆、C₄F₈、C₅F₈、C₄F₆、CHF₃ 含氟气体解离产生F·自由基，与SiO₂反应生成SiF₄和CO₂（若含碳气体）；CHF₃同时提供F·和C·，C·形成聚合物保护侧壁 刻蚀SiO₂绝缘层，采用CHF₃（100sccm）+O₂（10sccm），选择比（SiO₂:SiN）达20:1，避免SiN截止层损伤
SiN（氮化硅） CF₄、CHF₃、CH₂F₂、CH₃F 含氟气体解离产生F·自由基，与SiN反应生成SiF₄和N₂；CH₂F₂、CH₃F含碳量高，可形成厚聚合物膜，保护SiN表面 刻蚀SiN阻挡层，采用CH₂F₂（80sccm）+CF₄（20sccm），刻蚀速率50nm/min，保护下方的Si衬底
Poly-Si（多晶硅） CF₄、SF₆、Cl₂、HBr CF₄、SF₆提供F·，与Poly-Si反应生成SiF₄；Cl₂、HBr提供Cl·、Br·，与Poly-Si反应生成SiCl₄、SiBr₄，Cl·刻蚀速率快，Br·可优化形貌 刻蚀Poly-Si栅极，采用Cl₂（100sccm）+HBr（50sccm），线宽控制精度±2nm，侧壁角度89°
TiN（氮化钛） Cl₂、HBr、SF₆ Cl₂、HBr解离产生Cl·、Br·，与TiN反应生成TiCl₄、TiBr₄（挥发性）；SF₆提供F·，增强刻蚀速率 刻蚀TiN阻挡层，采用Cl₂（80sccm）+SF₆（20sccm），刻蚀速率80nm/min，与W的选择比达10:1
Organic（a-C，无定形碳） NH₃、N₂、O₂、H₂、CO、SO O₂、CO、SO提供O·，与a-C反应生成CO₂、CO；NH₃、N₂提供N·，与a-C反应生成CN、HCN；H₂提供H·，与a-C反应生成CH₄ 去除光刻胶残留的a-C，采用O₂（200sccm）+N₂（50sccm），处理时间30s，残留量<5nm
Al及其合金 Cl₂、BCl₃ Cl₂解离产生Cl·，与Al反应生成AlCl₃（挥发性）；BCl₃提供B·，可抑制Al表面氧化，同时BCl₃的聚合物可保护侧壁 刻蚀Al金属导线，采用Cl₂（120sccm）+BCl₃（30sccm），刻蚀速率200nm/min，导线边缘粗糙度<1nm
W（钨） Cl₂、SF₆ Cl₂与W反应生成WCl₆（挥发性）；SF₆提供F·，与W反应生成WF₆，F·刻蚀速率快于Cl· 刻蚀W金属塞，采用SF₆（60sccm）+Cl₂（40sccm），刻蚀速率120nm/min，与SiO₂的选择比达15:1
GaAS/InP（化合物半导体） BCl₃、Cl₂、CH₄/H₂ BCl₃、Cl₂提供Cl·，与GaAS/InP反应生成GaCl₃、AsCl₃、InCl₃；CH₄/H₂提供C·、H·，C·形成聚合物保护侧壁，H·抑制As/In的沉积 刻蚀GaAS芯片的导电通道，采用BCl₃（50sccm）+Cl₂（30sccm）+CH₄（10sccm），刻蚀深度200nm，通道电阻<5Ω

● 稀释气体（含特性与具体应用）

常见稀释气体 特性 典型应用场景 应用案例
Ar（氩气） 1. 惰性：不与待刻蚀材料反应；
2. 易电离：电离能低（约15.8eV），易产生等离子体；
3. 离子质量大（原子量39.9）：物理轰击能力强		 1. 稀释主反应气体，减缓反应速率；
2. 增强物理轰击，提升各向异性；
3. 均匀等离子体分布		 刻蚀Poly-Si时，主气体Cl₂（100sccm），添加Ar（50sccm）稀释，反应速率从200nm/min降至150nm/min，同时Ar离子增强物理轰击，侧壁角度从85°提升至89°
N₂（氮气） 1. 化学稳定性好：常温下不与多数物质反应；
2. 可调节等离子体密度：N₂电离后产生N·和N₂⁺，可微调等离子体密度		 1. 调节气体分压，抑制副反应；
2. 稳定等离子体，避免密度波动；
3. 辅助侧壁保护（形成氮化物膜）		 刻蚀SiO₂时，主气体CHF₃（100sccm），添加N₂（20sccm），调节腔室分压从10mT降至8mT，抑制副反应生成的聚合物，同时N·在侧壁形成Si₃N₄保护膜，减少过度刻蚀
He（氦气） 1. 惰性：化学性质稳定，不参与反应；
2. 热导率高（0.151W/(m·K)）：远高于Ar、N₂，散热快；
3. 原子半径小：易扩散至wafer表面，辅助控温		 1. 辅助精确控温：带走wafer表面热量，避免过热；
2. 稀释气体：与Ar协同作用，优化等离子体分布；
3. 边缘控温：作为STG气体，调节wafer边缘温度		 刻蚀Si时，主气体SF₆（80sccm），添加He（60sccm），通过He的高导热性，将wafer温度从60℃稳定在45℃±2℃，避免Si表面氧化；同时He作为STG气体，调节边缘温度，使边缘与中心刻蚀速率差异从5%降至2%
O₂（氧气） 1. 弱反应性：仅与碳、金属等少数物质反应；
2. 氧化性：可氧化碳基聚合物，生成CO₂/CO		 1. 去除碳基聚合物残渣；
2. 调节等离子体氧化性：辅助刻蚀有机材料；
3. 抑制电荷累积：O₂电离产生O⁻，中和wafer表面正电荷		 刻蚀后吹扫步骤，使用O₂（200sccm），时间30s，氧化去除wafer表面残留的碳基聚合物（如CFₓ），残留量从10nm降至<2nm；刻蚀有机光刻胶时，添加O₂（50sccm），增强光刻胶刻蚀速率

● 保护气体（含作用机制与应用案例）

常见保护气体 作用机制 典型应用场景 应用案例
含碳气体（CHF₃、C₂F₆、CH₄） 1. 碳源提供：CHF₃、C₂F₆解离产生C·和CFₓ·，CH₄解离产生CHₓ·；
2. 聚合物形成：C·、CFₓ·、CHₓ·在wafer侧壁聚合，形成碳氟/碳氢聚合物膜，阻挡刻蚀剂与侧壁接触		 1. 氟基气体刻蚀时（如SF₆刻蚀Si），保护侧壁避免过度刻蚀；
2. 氯基气体刻蚀时（如Cl₂刻蚀Poly-Si），少量CH₄形成碳氢膜，减少Cl·对侧壁的腐蚀		 刻蚀Si高深宽比结构（深宽比10:1），主气体SF₆（80sccm），添加CHF₃（30sccm），CHF₃解离产生的CFₓ·在侧壁形成5nm厚的碳氟聚合物膜，使侧壁角度保持90°，无旁刻现象；刻蚀Poly-Si时，添加CH₄（10sccm），形成碳氢膜，减少Cl₂对侧壁的横向刻蚀
O₂（氧气） 1. 聚合物调控：O₂氧化碳基聚合物，生成CO₂/CO，减少聚合物厚度；
2. 氧化性调节：增强等离子体氧化性，辅助保护金属材料		 1. 含碳气体过多导致侧壁聚合物沉积过量时，用O₂降低厚度；
2. 刻蚀金属时，O₂氧化金属表面，形成氧化膜，减少刻蚀剂腐蚀		 刻蚀SiO₂时，若CHF₃添加过多（如50sccm），导致侧壁聚合物厚度达10nm，添加O₂（15sccm），氧化部分聚合物，使厚度降至5nm，避免楔形形貌；刻蚀Al时，添加少量O₂（5sccm），Al表面形成Al₂O₃氧化膜，减少Cl₂对Al的过度腐蚀
N₂（氮气） 1. 等离子体稳定：N₂电离产生N·和N₂⁺，可稳定等离子体密度和能量分布，避免波动；
2. 氮化物保护膜：N·与wafer表面Si反应生成Si₃N₄，或与金属反应生成金属氮化物，形成保护膜		 1. 高深宽比结构刻蚀时，稳定等离子体，避免离子方向性波动；
2. 刻蚀Si或金属时，形成氮化物膜，增强侧壁保护		 刻蚀Si高深宽比结构（深宽比15:1），添加N₂（25sccm），N₂稳定等离子体密度，使离子方向性波动从±5°降至±2°；同时N·与Si反应生成Si₃N₄保护膜，厚度2nm，增强侧壁保护，无颈缩现象
H₂（氢气） 1. 还原作用：H₂解离产生H·，还原wafer表面的氧化层（如SiO₂→Si+H₂O）；
2. 清洁作用：H·与Cl·反应生成HCl，去除残留Cl⁻；
3. 抑制腐蚀：HCl挥发，避免Cl⁻对金属的腐蚀		 1. 刻蚀前去除wafer表面氧化层；
2. 氯基气体刻蚀后，去除残留Cl⁻，避免金属腐蚀；
3. 刻蚀Si时，还原表面氧化层，提高刻蚀速率		 刻蚀Si前，用H₂（50sccm）处理wafer，时间10s，H·还原表面5nm厚的SiO₂氧化层，使后续Si刻蚀速率从120nm/min提升至150nm/min；刻蚀Al（使用Cl₂）后，添加H₂（30sccm），H·与残留Cl⁻反应生成HCl，随尾气排出，避免Al被Cl⁻腐蚀

五、器件工艺相关

● DRAM（动态随机存取存储器）

○ 核心特性与存储原理：

  • 存储类型：易失性存储，需定期刷新（如每64ms）以保持数据，断电后数据丢失。
  • 存储单元结构：1T1C（单晶体管-单电容），一个晶体管控制数据的读写，一个电容器存储数据（电荷）。
  • 数据存储机制：
    1. 存储数据1：电容器通过晶体管充电，极板上积累电荷；
    2. 存储数据0：电容器通过晶体管放电，极板上无电荷；
    3. 数据读取：通过晶体管检测电容器的电荷状态，转化为电信号（高电平为1，低电平为0）。
  • 应用场景：计算机内存（如DDR5）、服务器内存，需高速读写和大容量存储的场景。

○ 关键工艺（SADP与LELE）：

  1. 自对准双图形工艺（SADP）：
  • 核心目的：在有限的光刻分辨率下，将图形间距缩小一半，提高存储单元的集成度（如从100nm间距降至50nm）。
  • 简要流程：
    1. 在wafer表面沉积硬掩模（如SiN）和牺牲层（如SiO₂）；
    2. 光刻并刻蚀牺牲层，形成初始图形；
    3. 沉积Spacers（如SiN），覆盖牺牲层的侧壁；
    4. 去除牺牲层，仅保留Spacers，形成间距缩小一半的双图形。
  • 优势：无需两次独立光刻，减少光刻对准误差，提高图形精度。
  1. 光刻-刻蚀-光刻-刻蚀工艺（LELE）：
  • 核心目的：通过两次光刻和两次刻蚀，形成更精细的图形，适用于对图形精度要求极高的DRAM存储单元（如电容和晶体管的图案）。
  • 详细流程（结合文档图片）：
    1. 第一次工艺：在硅片上第一次旋转涂胶（光刻胶厚度1-2μm）→第一次光刻（通过掩模曝光，形成初始图案）→第一次刻蚀硬掩模（刻蚀SiN硬掩模，深度50-100nm）；
    2. 中间处理：剥离第一次旋涂的光刻胶（使用O₂等离子体，时间30-60s）→第二次旋转涂胶（新光刻胶，厚度与第一次一致）；
    3. 第二次工艺：第二次光刻（调整掩模位置，曝光形成互补图案）→第二次刻蚀硬掩模（刻蚀剩余的SiN硬掩模，形成最终图形）；
    4. 后续处理：剥离第二次旋涂的光刻胶→剥离硬掩模（使用HF溶液，时间10-20s）→氧化层刻蚀（刻蚀SiO₂层，形成存储单元的沟槽或电极结构）。
  • 关键控制点：两次光刻的对准精度（误差需<5nm）、刻蚀硬掩模的均匀性（深度差异<3nm），避免图形偏移或刻蚀不足。

○ 1T1C基本单元结构（基于《DRAM工艺开发汇报》）：

  • 组成部分：包含晶体管（T）和电容器（C），晶体管由Word Line（字线，控制晶体管开关）、Bit Line（位线，传输数据）、源极（Source）、漏极（Drain）组成；电容器由上下极板和介电层（如HfO₂）组成。
  • 工作流程：
    1. PRECHARGE（预充电）：Bit Line被充电至参考电压（如1.2V）；
    2. ACTIVATE（激活）：Word Line施加高电压，晶体管导通，电容器与Bit Line连通；
    3. READ（读取）：Sense Amplifier（ sense放大器）检测Bit Line的电压变化，判断电容器是否带电（数据1或0）；
    4. WRITE（写入）：通过Bit Line向电容器充电（写1）或放电（写0）。
  • 工艺难点：电容器的介电层需超薄（如5-10nm）且绝缘性好，避免漏电；晶体管的栅极需精准控制尺寸（如10-20nm），确保开关速度。

● GAA（全环绕栅极晶体管）

○ 核心优势与技术定位：

  • 技术迭代：继MOSFET（平面晶体管）、FinFET（鳍式场效应晶体管）后的第三代晶体管技术，适用于7nm及以下先进制程（如3nm、2nm）。
  • 核心优势细节：
    1. 电流控制精准：栅极环绕沟道四个面，形成“全包围”结构，对沟道的电流控制能力更强，漏电流（Ioff）可降低50%以上，功耗降低30%-40%（相比FinFET），适用于低功耗芯片（如手机SoC）。
    2. 空间利用率高：采用三维多层堆叠结构（如2层、4层堆叠），相同芯片面积下，晶体管数量可增加2倍以上，集成度显著提升，适用于高密度芯片（如AI芯片）。
    3. 热管理优秀：全环绕结构使热量更均匀地分布在栅极和沟道，避免局部过热，芯片最高温度可降低10-15℃，减少因过热导致的降频或损坏，适用于高性能芯片（如CPU、GPU）。
    4. 性能与设计灵活：可通过调整沟道长度、堆叠层数、栅极材料，优化芯片的性能（如开关速度、驱动电流），满足不同场景需求（如高性能计算、低功耗物联网）。

○ 结构差异（与FinFET对比）：

对比维度 GAA（全环绕栅极晶体管） FinFET（鳍式场效应晶体管）
栅极-沟道接触面 4个面（全环绕），如“纳米线”或“纳米片”结构，沟道被栅极完全包裹 3个面（顶部+两侧），沟道呈“鳍状”，栅极覆盖鳍的顶部和两侧
堆叠能力 支持三维多层堆叠（如2层、4层），可在垂直方向增加晶体管数量 仅支持单层结构，垂直方向无法堆叠，集成度受限
电流控制能力 全包围结构，电流控制更精准，漏电流低 三面控制，电流控制精度低于GAA，漏电流较高
工艺复杂度 更高，需精准控制多层堆叠的对准、刻蚀和沉积 较低，单层结构，工艺成熟度高

○ 现阶段缺点（量产挑战）：

  1. 制程难度大：
  • 多层堆叠对准：三维多层堆叠时，各层沟道的对准误差需<2nm，现有光刻技术（如EUV）难以满足，易导致层间短路或性能波动。
  • 精细刻蚀需求：GAA的沟道尺寸小（如纳米线直径5-10nm），刻蚀时需精准控制侧壁粗糙度（<1nm），避免影响电流传输。
  1. 设备与计量需求：
  • 新设备需求：需专用的多层沉积设备（如ALD原子层沉积）、精细刻蚀设备（如电感耦合等离子体刻蚀机），现有设备无法直接适配，设备成本增加50%以上。
  • 新计量表征设备：需原子级分辨率的表征设备（如透射电子显微镜TEM、原子力显微镜AFM），检测沟道尺寸、堆叠对准和材料缺陷，计量成本高。
  1. 成本高昂：
  • 材料成本：采用高纯度的SiGe、HfO₂等材料，材料成本比FinFET高30%-40%。
  • 工艺成本：多层堆叠、精细刻蚀等复杂工艺增加了工序数量（如比FinFET多10-15道工序），制程成本增加20%-30%，导致芯片售价高（如3nm GAA芯片比5nm FinFET芯片贵50%）。

○ 核心工艺流程（详细步骤与作用）：

  1. PMOS与NMOS分区：
  • 操作：在裸Si晶圆上，通过离子注入技术，精准掺杂B元素（PMOS区）和P元素（NMOS区），掺杂剂量1×10¹⁵-5×10¹⁵ atoms/cm²，注入能量30-50keV。
  • 作用：确定PMOS和NMOS的位置，为后续不同类型晶体管的制备奠定基础，确保两种晶体管在同一晶圆上共存。
  • 关键控制点：掺杂浓度均匀性（差异<5%），避免因浓度差异导致晶体管性能波动。
  1. 外延生长SiGe层：
  • 操作：采用化学气相沉积（CVD）技术，在Si晶圆上外延生长SiGe层，厚度50-100nm，Ge比例20%-30%（根据应力需求调整）。
  • 作用：
    1. 刻蚀牺牲层：后续步骤中SiGe层会被刻蚀去除，形成沟道的间隙；
    2. 缓解应力：SiGe的晶格常数大于Si，生长在Si上会产生压应力，可调节沟道的电子迁移率，提升晶体管性能。
  • 关键控制点：SiGe层厚度均匀性（差异<2nm）、Ge比例控制（波动<1%），避免应力不均导致晶圆翘曲。
  1. 沉积掩膜与光刻胶：
  • 操作：
    1. 沉积SiN（厚度20-30nm）和SiO₂（厚度50-80nm）作为硬掩膜，采用CVD技术；
    2. 沉积APF（Advanced Patterning Film）fin core（厚度30-50nm），作为后续图形转移的核心层；
    3. 旋涂光刻胶（厚度1-2μm），确保光刻胶均匀覆盖，无气泡或针孔。
  • 作用：通过硬掩膜和光刻胶，实现图形的精准转移，为后续刻蚀步骤定义图案，确保晶体管结构的精度。
  • 关键控制点：光刻胶的均匀性（厚度差异<5%）、硬掩膜的附着力（避免后续刻蚀时脱落）。
  1. 显影与图案转移：
  • 操作：
    1. 显影：通过光刻机曝光后，用显影液去除未曝光的光刻胶，形成光刻胶图案；
    2. 图案转移：以光刻胶为掩模，采用等离子体刻蚀技术，依次刻蚀APF fin core、SiO₂、SiN掩膜，将光刻胶图案转移至下层材料。
  • 作用：将设计的晶体管图案从光刻胶转移至硬掩膜和APF层，为后续的Spacers制备和刻蚀奠定基础。
  • 关键控制点：图案转移的精度（误差<3nm）、刻蚀的各向异性（侧壁角度>89°），避免图案变形。
  1. 沉积与刻蚀SiN Spacers：
  • 操作：
    1. 沉积SiN Spacers：采用CVD技术，在APF fin core的侧壁沉积SiN，厚度10-15nm，确保均匀覆盖侧壁；
    2. Spacers Cut：通过光刻和刻蚀，去除部分SiN Spacers，缩减APF core的间距（如从100nm降至50nm），呈现NMOS和PMOS的最终图案。
  • 作用：
    1. 缩小间距：通过Spacers缩减APF core的距离，提高晶体管的集成度；
    2. 定义图案：刻蚀后的SiN Spacers作为后续刻蚀的掩模，定义NMOS和PMOS的沟道区域。
  • 关键控制点：SiN Spacers的厚度均匀性（差异<1nm）、刻蚀的选择性（SiN:APF选择比>20:1），避免过度刻蚀APF层。
  1. 刻蚀掩膜与平坦化：
  • 操作：
    1. 刻蚀SiN掩膜上方材料：采用等离子体刻蚀技术，彻底刻蚀SiN掩膜上方的APF、SiO₂等材料，仅保留SiN掩膜，为后续平坦化工艺提供平整的表面；
    2. 沉积浅沟槽隔离层（STI）：采用CVD技术沉积SiO₂作为STI层，厚度100-150nm；
    3. 化学机械平坦化（CMP）：对STI层进行CMP处理，去除多余的SiO₂，使表面平坦度<1nm，确保后续沉积的材料均匀。
  • 作用：
    1. 隔离晶体管：STI层将不同的晶体管隔离，避免电干扰；
    2. 表面平坦化：CMP处理使晶圆表面平整，为后续的Dummy Gate制备提供良好的基础。
  • 关键控制点：CMP的平坦化精度（表面粗糙度<0.5nm）、STI层的绝缘性（漏电流<1×10⁻¹² A），避免隔离失效。
  1. 制备Dummy Gate（虚拟栅极）：
  • 操作：
    1. 沉积不定型硅：采用CVD技术，在平坦化后的表面沉积不定型硅，厚度50-80nm；
    2. CMP处理：对不定型硅进行CMP，形成平整的Dummy Gate层；
    3. 沉积OX HM（氧化硬掩膜）：厚度20-30nm，采用CVD技术；
    4. patterning技术加工：通过光刻和刻蚀，将OX HM和不定型硅刻蚀成Dummy Gate结构（如长条形，宽度10-20nm）。
  • 作用：Dummy Gate作为临时栅极，为后续的High-K金属栅极（HKMG）制备占位，确保栅极位置的精准性。
  • 关键控制点：Dummy Gate的尺寸精度（宽度误差<2nm）、刻蚀的侧壁粗糙度（<1nm），避免影响后续HKMG的制备。

8. 形成Gate Side Wall Spacer与源漏极（S/D）制备

  • 操作：
    1. 沉积SiN与暴露NMOS：采用CVD技术沉积SiN层（厚度15-20nm），通过光刻和刻蚀去除NMOS区域的SiN，暴露NMOS沟道，保留PMOS区域的SiN作为保护，形成Gate Side Wall Spacer（栅极侧壁间隔层）。
    2. 去除Si和SiGe：以SiN Spacer为掩模，采用等离子体刻蚀技术，刻蚀NMOS区域暴露的Si和SiGe层（刻蚀深度与SiGe层厚度匹配，约50-100nm），形成S/D极的凹槽。
    3. 外延生长S/D极材料：
      • NMOS：在凹槽内外延生长高掺杂（P元素，掺杂浓度1×10²⁰-5×10²⁰ atoms/cm²）Si层，厚度与凹槽深度一致（50-100nm），构建NMOS的S/D极，高掺杂可降低S/D极电阻。
      • PMOS：在NMOS上沉积SiN保护层（厚度20-30nm），通过光刻暴露PMOS区域，外延生长掺B元素（掺杂浓度1×10²⁰-5×10²⁰ atoms/cm²）的SiGe层，厚度与凹槽深度匹配，制备PMOS的S/D极，SiGe可提升PMOS的空穴迁移率。
  • 作用：
    1. Gate Side Wall Spacer：隔离栅极与S/D极，避免栅极与S/D极直接接触导致短路，同时控制栅极与S/D极的间距（即LDD区域长度），优化晶体管的电学性能（如抑制短沟道效应）。
    2. S/D极制备：通过外延生长高掺杂材料，形成低电阻的S/D极，确保电流高效传输，提升晶体管的驱动能力。
  • 关键控制点：
    • SiN Spacer的厚度均匀性（差异<1nm），避免因厚度不均导致栅极与S/D极间距偏差，影响短沟道效应抑制效果。
    • 外延生长的掺杂浓度均匀性（差异<5%）和厚度精度（差异<2nm），确保S/D极电阻一致，避免晶体管性能波动。

9. 沉积ILD0与Dummy Gate替换（HKMG制备）

  • 操作：
    1. 沉积ILD0氧化层与CMP：采用CVD技术沉积ILD0（Inter-Layer Dielectric 0，层间介质0）氧化层（如SiO₂，厚度80-100nm），通过CMP处理去除多余氧化层，使表面平坦度<1nm，为后续Dummy Gate刻蚀提供平整表面。
    2. 刻蚀Dummy Gate：以OX HM为掩模，采用等离子体刻蚀技术（使用CF₄/O₂混合气体，CF₄流量80sccm、O₂流量10sccm），刻蚀Dummy Gate的不定型硅，直至暴露下方的Si-SiGe沟道区域，形成栅极凹槽。
    3. 刻蚀SiGe与暴露Si：采用HBr/O₂混合气体（HBr流量50sccm、O₂流量5sccm）刻蚀暴露的SiGe层，去除牺牲层，最终暴露纯净的Si沟道，确保沟道表面无残留SiGe。
    4. 沉积High-K（高介电常数）介质与金属Gate：
      • High-K沉积：采用ALD（原子层沉积）技术在Si沟道表面沉积HfO₂（厚度2-3nm），HfO₂的介电常数（κ≈20）远高于传统SiO₂（κ≈3.9），可在不增加漏电流的前提下，减薄栅极介质厚度，提升栅极控制能力。
      • 金属Gate沉积：针对NMOS和PMOS分别沉积不同金属（NMOS常用TiN/Al，PMOS常用TiN/W），采用PVD（物理气相沉积）技术，金属厚度50-60nm，确保金属与HfO₂紧密接触，降低栅极电阻。
    5. CMP形成金属Gate：对沉积的金属层进行CMP处理，去除栅极凹槽外的多余金属，精准形成与凹槽尺寸匹配的金属Gate（宽度10-20nm，高度与ILD0表面平齐），完成Dummy Gate到金属Gate的替换。
  • 作用：
    1. ILD0氧化层：隔离不同晶体管的栅极和S/D极，提供电气绝缘，避免层间漏电。
    2. Dummy Gate替换：通过去除临时的Dummy Gate，沉积高性能的HfO₂和金属Gate，形成HKMG（High-K Metal Gate）结构，解决传统SiO₂/多晶硅栅极的漏电流问题，提升晶体管的开关速度和可靠性。
  • 关键控制点：
    • HfO₂的厚度均匀性（差异<0.1nm）和界面质量（Si-HfO₂界面无氧化层残留），避免漏电流增加。
    • 金属Gate的CMP精度（表面粗糙度<0.5nm），确保栅极尺寸精准，避免因金属残留导致栅极短路。

10. 制备Gate与S/D Contact（接触孔）

  • 操作：
    1. 沉积ILD1氧化层：采用CVD技术沉积ILD1氧化层（如SiO₂，厚度100-120nm），覆盖整个晶体管结构，作为Gate和S/D Contact的绝缘层。
    2. 光刻与刻蚀Contact孔：通过光刻技术定义Gate Contact和S/D Contact的位置，采用等离子体刻蚀技术（使用CHF₃/Ar混合气体，CHF₃流量100sccm、Ar流量50sccm），刻蚀ILD1氧化层，形成Contact孔（直径50-80nm），分别贯穿至金属Gate和S/D极表面，确保Contact孔底部无氧化层残留。
    3. 沉积金属阻挡层与填充金属：
      • 阻挡层沉积：采用PVD技术沉积Ti/TiN阻挡层（Ti厚度5nm、TiN厚度10nm），Ti可去除Contact孔底部的自然氧化层，TiN可防止后续填充金属（如W）与Si或SiO₂反应，避免金属污染。
      • 金属填充：采用CVD技术填充W（钨）金属，W具有高熔点（3422℃）和低电阻（电阻率≈5.6×10⁻⁸ Ω·m），适合作为Contact孔的导电材料，填充后W表面高于ILD1氧化层。
    4. CMP平整化：对W金属层进行CMP处理，去除ILD1表面的多余W，使Contact孔内的W与ILD1表面平齐，形成平整的Gate和S/D Contact结构。
  • 作用：
    • Contact孔：实现金属互连层（如M1）与Gate、S/D极的电气连接，为晶体管提供外部电流通路，确保芯片内信号和电流的传输。
    • 阻挡层：防止填充金属与半导体材料反应，提升Contact的可靠性和寿命。
  • 关键控制点：
    • Contact孔的刻蚀精度（位置误差<3nm，底部无残留氧化层），避免因孔位偏移或残留导致接触不良。
    • W金属的填充密度（无空洞率>99.9%），确保Contact的导电性能，避免因空洞导致电阻增大。

● Power MOS Process（功率MOS管工艺）

○ 工作原理：

  • 核心功能：Power MOS（功率金属氧化物半导体场效应晶体管）是一种高压、大电流的半导体器件，主要用于电源管理、电机驱动、逆变器等场景，通过栅极电压控制漏极与源极之间的电流导通与关断。
  • 导通机制：当栅极施加正向电压（大于阈值电压Vth）时，栅极下方的SiO₂介质层感应出反型层（沟道），漏极与源极通过沟道导通，电流从漏极流向源极；当栅极电压小于Vth时，沟道消失，电流截止。
  • 关键特性：低导通电阻（Ron）、高击穿电压（BVdss）、快开关速度，适用于高功率密度场景。

○ 核心工艺流程（按步骤详解）：

  1. Initial OX（初始氧化层）制备：
  • 操作：在裸Si晶圆表面，通过热氧化工艺（900℃，O₂氛围，时间30min）生长SiO₂初始氧化层，厚度50-100nm。
  • 作用：作为后续光刻和刻蚀的掩模基础，同时保护Si晶圆表面免受污染。
  • 关键控制点：氧化层厚度均匀性（差异<5nm），避免因厚度不均导致后续光刻图案偏移。
  1. AC Photo（有源区光刻）与AC WET Etch（有源区湿法刻蚀）：
  • 操作：
    1. 旋涂光刻胶（厚度1.5-2μm），通过光刻机曝光定义有源区（AC）图案；
    2. 显影后，采用HF溶液（浓度5%）湿法刻蚀未被光刻胶覆盖的Initial OX，去除有源区的SiO₂，暴露Si表面，刻蚀时间10-15s。
  • 作用：定义Power MOS的有源区范围，后续的源漏极和沟道将在有源区内制备。
  • 关键控制点：光刻对准精度（误差<5nm），避免有源区与后续结构偏移；湿法刻蚀的选择性（SiO₂:Si选择比>100:1），避免刻蚀Si衬底。
  1. Trench HM Dep（沟槽硬掩模沉积）与Trench Photo（沟槽光刻）：
  • 操作：
    1. 采用CVD技术沉积SiN作为Trench（沟槽）硬掩模，厚度30-50nm；
    2. 旋涂光刻胶，曝光定义Trench的位置和尺寸（如宽度1μm、深度5μm），显影后形成光刻胶掩模。
  • 作用：为后续Trench刻蚀提供掩模，确保Trench的尺寸精度。
  • 关键控制点：SiN硬掩模的附着力（通过退火处理增强，800℃退火20min），避免刻蚀时脱落。
  1. HM Etch（硬掩模刻蚀）与Trench Si Etch（沟槽硅刻蚀）：
  • 操作：
    1. 以光刻胶为掩模，采用CF₄等离子体刻蚀（CF₄流量100sccm）SiN硬掩模，将Trench图案转移至SiN层；
    2. 以SiN为掩模，采用SF₆/O₂混合气体（SF₆流量150sccm、O₂流量20sccm）进行深度等离子体刻蚀，在Si衬底上刻蚀出Trench（深度5-10μm，侧壁角度85°-88°），刻蚀后去除残留光刻胶。
  • 作用：Trench结构是Power MOS的核心，用于构建垂直导电通道，提升器件的击穿电压和电流能力。
  • 关键控制点：Trench的深度均匀性（差异<0.2μm）和侧壁粗糙度（<50nm），避免因沟槽不均导致电流分布失衡。
  1. SAC OX（牺牲氧化层）沉积与HM Remove（硬掩模去除）：
  • 操作：
    1. 采用热氧化工艺在Trench内壁和Si表面生长SAC OX（厚度10-20nm），用于后续的离子注入保护和表面钝化；
    2. 采用H₃PO₄溶液（浓度85%，温度120℃）湿法刻蚀去除SiN硬掩模，时间20-30s，确保无SiN残留。
  • 作用：
    1. SAC OX保护Si表面在离子注入时不被损伤，同时钝化Trench侧壁的缺陷；
    2. 去除SiN硬掩模，为后续的栅极氧化层制备做准备。
  • 关键控制点：SAC OX的厚度均匀性（差异<2nm），避免因厚度不均导致离子注入深度偏差。
  1. Gate Oxidation（栅极氧化层）制备：
  • 操作：采用热氧化工艺（1000℃，O₂/N₂混合氛围，O₂:N₂=1:4）在Trench内壁和有源区Si表面生长栅极氧化层（SiO₂），厚度50-100nm（根据击穿电压需求调整，电压越高，氧化层越厚）。
  • 作用：作为栅极与沟道之间的绝缘介质，控制栅极电流，确保栅极对沟道的有效控制，同时承受高压，避免击穿。
  • 关键控制点：氧化层的击穿电压（需>50V）和漏电流（<1×10⁻¹² A/cm²），确保器件在高压下的可靠性。
  1. Doped Poly Dep（掺杂多晶硅沉积）与P-Body blanket Imp（P型体区全面离子注入）：
  • 操作：
    1. 采用CVD技术沉积N型掺杂多晶硅（掺杂P元素，浓度1×10¹⁹ atoms/cm²），厚度500-800nm，作为Power MOS的栅极材料；
    2. 去除表面光刻胶后，进行P-Body（P型体区）全面离子注入，注入B元素，剂量5×10¹³-1×10¹⁴ atoms/cm²，能量80-100keV，在有源区形成P型体区，定义沟道位置。
  • 作用：
    1. 掺杂多晶硅作为栅极，提供良好的导电性，同时与栅极氧化层形成稳定的界面；
    2. P-Body区与后续的N型源区形成PN结，构建Power MOS的沟道结构。
  • 关键控制点：多晶硅的掺杂浓度均匀性（差异<5%），避免栅极电阻波动；离子注入的剂量精度（误差<3%），确保沟道阈值电压稳定。
  1. XN Photo（源区光刻）与IMP（源区离子注入）：
  • 操作：
    1. 旋涂光刻胶，曝光定义XN（N型源区）的位置，显影后形成光刻胶掩模，保护非源区区域；
    2. 进行N型源区离子注入，注入P元素，剂量1×10¹⁵-5×10¹⁵ atoms/cm²，能量30-50keV，在P-Body区内形成N型源区，与漏区（Trench底部的N型衬底）形成电流通路。
  • 作用：N型源区是电流流出的端口，通过离子注入形成高掺杂区域，降低源区电阻，提升电流能力。
  • 关键控制点：光刻胶的图形精度（源区尺寸误差<10nm），避免源区与栅极重叠导致短路。
  1. ILD Dep（层间介质沉积）、CT Photo（接触孔光刻）与Etch（接触孔刻蚀）：
  • 操作：
    1. 采用CVD技术沉积ILD（层间介质，如BPSG，硼磷硅玻璃），厚度1-2μm，作为源极、漏极与金属互连层（M1）之间的绝缘层；
    2. 旋涂光刻胶，曝光定义CT（Contact，接触孔）的位置（分别对应源区和漏区），显影后形成光刻胶掩模；
    3. 采用CF₄/O₂混合气体（CF₄流量80sccm、O₂流量10sccm）等离子体刻蚀ILD，形成Contact孔（直径1-2μm），贯穿至源区和漏区的多晶硅或Si表面，刻蚀后去除光刻胶。
  • 作用：
    1. ILD提供电气绝缘，隔离不同的导电层；
    2. Contact孔用于实现金属互连层与源漏极的连接，为电流传输提供通路。
  • 关键控制点：Contact孔的刻蚀深度（需准确贯穿ILD，不伤及源漏极），避免因刻蚀不足导致接触不良或刻蚀过度损伤源漏极。
  1. CT Imp（接触孔离子注入）与Anneal（退火）：
  • 操作：
    1. 通过Contact孔进行离子注入（注入As元素，剂量5×10¹⁵ atoms/cm²，能量20keV），进一步提高源漏极接触区域的掺杂浓度，降低接触电阻；
    2. 进行退火处理（1000℃，N₂氛围，时间30s），激活注入的杂质离子，修复刻蚀和注入过程中产生的晶格缺陷，同时使杂质离子扩散均匀。
  • 作用：
    1. 降低接触电阻：高掺杂接触区域可减少金属与半导体之间的接触电阻，提升电流传输效率；
    2. 晶格修复：退火修复晶格缺陷，提升半导体材料的电学性能和可靠性。
  • 关键控制点：退火温度和时间（需精准控制，避免温度过高导致杂质过度扩散或氧化层退化）。
  1. CT W Plug（接触孔钨塞）制备与Etch back（回刻）：
  • 操作：
    1. 采用PVD技术沉积Ti/TiN阻挡层（Ti厚度5nm、TiN厚度10nm），覆盖Contact孔内壁和ILD表面，防止W与Si或ILD反应；
    2. 采用CVD技术填充W金属，完全填满Contact孔，W厚度高于ILD表面100-200nm；
    3. 采用CF₄等离子体刻蚀（CF₄流量100sccm）进行Etch back，去除ILD表面的多余W，使W Plug与ILD表面平齐，形成Contact W Plug（钨塞）。
  • 作用：W Plug作为Contact孔的导电核心，实现金属互连层与源漏极的可靠连接，W的高导电性和高稳定性确保长期使用中的低电阻和低损耗。
  • 关键控制点：W Plug的填充密度（无空洞率>99.9%），避免因空洞导致接触电阻增大或电流传输中断。
  1. M1 Dep（金属1层沉积）、Photo（金属1光刻）与Etch（金属1刻蚀）：
  • 操作：
    1. 采用PVD技术沉积AlCu合金（Al:Cu=99:1）作为M1（金属1层），厚度1-2μm，AlCu具有低电阻（电阻率≈2.7×10⁻⁸ Ω·m）和良好的可焊性，适合作为第一层金属互连。
    2. 旋涂光刻胶，曝光定义M1的图形（如源极总线、漏极总线），显影后形成光刻胶掩模；
    3. 采用Cl₂/BCl₃混合气体（Cl₂流量120sccm、BCl₃流量30sccm）等离子体刻蚀AlCu，将M1图形转移至金属层，刻蚀后去除光刻胶，形成M1互连结构。
  • 作用：M1是Power MOS的第一层金属互连，实现多个晶体管的源极、漏极之间的连接，构建芯片的电流通路网络，如将多个源极连接至地，漏极连接至外部电源。
  • 关键控制点：M1的刻蚀精度（线宽误差<50nm）和侧壁粗糙度（<10nm），避免因线宽偏差导致电流密度不均或短路。
  1. TV Dep（钝化层沉积）、Photo（钝化层光刻）与Etch（钝化层刻蚀）：
  • 操作：
    1. 采用CVD技术沉积TV（钝化层，如SiN/SiO₂叠层，SiN厚度100nm、SiO₂厚度200nm），覆盖整个M1层，作为芯片的顶层保护，防止金属氧化、污染和机械损伤；
    2. 旋涂光刻胶，曝光定义TV的开口位置（对应芯片的Pad焊盘区域），显影后形成光刻胶掩模；
    3. 采用CF₄/O₂混合气体（CF₄流量80sccm、O₂流量15sccm）等离子体刻蚀TV层，在Pad区域形成开口（尺寸500×500μm），暴露下方的M1 AlCu金属，用于后续的引线键合。
  • 作用：
    1. 钝化保护：防止M1金属层在后续封装和使用过程中被氧化、腐蚀或机械划伤；
    2. Pad开口：暴露Pad区域，便于通过引线键合将芯片与外部电路连接，实现信号和电流的输入输出。
  • 关键控制点：TV开口的位置精度（误差<10μm）和边缘粗糙度（<50nm），避免因开口偏移导致Pad无法正常键合。

六、刻蚀常用术语及缩写（补充细节与应用场景）

英文 缩写 释义 应用场景
Gate-All-Around Transistor GAA 全环绕栅极晶体管，栅极环绕沟道四个面，电流控制精准，适用于7nm及以下先进制程 3nm/2nm制程的CPU、GPU、AI芯片，如三星3nm GAA工艺、台积电2nm GAA工艺
After Developing Inspection ADI 显影后检查，光刻显影完成后，对光刻胶图案的尺寸、位置、缺陷进行检测 光刻工艺后，确保光刻胶图案无偏移、无针孔、无残胶，为后续刻蚀提供合格掩模
After Etch Inspection AEI 刻蚀后检查，刻蚀完成后，对刻蚀图案的深度、侧壁角度、边缘粗糙度、缺陷进行检测 等离子体刻蚀工艺后，验证刻蚀是否达标，如检查SiN刻蚀深度是否符合要求、侧壁角度是否为90°
Ultra Violet UV 深紫外线，波长10-400nm，常用248nm（KrF）、193nm（ArF），用于光刻曝光 传统光刻工艺（如28nm及以上制程），通过UV光将掩模图案转移至光刻胶
Vacuum Ultra Violet VUV 真空深紫外光，波长10-200nm，需在真空环境下使用，光刻分辨率高于UV 先进光刻工艺研发，如EUV（极紫外光，波长13.5nm，属于VUV范畴）的前驱技术
Punch Through / 隧穿，当晶体管的源漏极之间的耗尽区相遇时，电流不通过栅极控制直接从源极流向漏极的现象 短沟道晶体管（如沟道长度<20nm），需通过掺杂优化或引入SiGe层抑制隧穿效应
Channel Electric Field / 沟道电场，晶体管栅极施加电压后，在沟道区域形成的电场，控制沟道中载流子（电子/空穴）的运动 晶体管设计中，需优化沟道电场分布，避免局部电场过强导致载流子散射，影响开关速度
Hot Carriers Effect On Injection HCE 热载流子注入效应，高能载流子（电子/空穴）获得足够能量后，注入到栅极介质层中，导致栅极介质损伤、阈值电压漂移 高压Power MOS或高频晶体管，需通过优化栅极结构（如LDD区域）、降低沟道电场抑制HCE
Light Doped Drain LDD 低掺杂的漏极，在晶体管漏极与沟道之间设置低掺杂区域，降低漏极附近的电场强度 短沟道晶体管，抑制热载流子效应和短沟道效应，提升晶体管的可靠性和电学性能
Rapid Thermal Oxidation RTO 快速热氧化，在高温（800-1200℃）、短时间（几秒到几分钟）内，通过O₂或H₂O氛围生长氧化层，氧化层质量高、厚度均匀 栅极氧化层制备、Si表面钝化，如Power MOS的栅极SiO₂层采用RTO工艺，提升氧化层致密性
Stress Proximity Technology SPT 应力临近技术，通过在晶体管周围沉积应力层（如SiN），向沟道施加应力，提升载流子迁移率 FinFET/GAA晶体管，如向PMOS沟道施加压应力、向NMOS沟道施加拉应力，分别提升空穴/电子迁移率
Contact Etch Stop Layer CESL 接触孔蚀刻停止层，在ILD层与S/D极之间沉积的薄层（如SiN），刻蚀Contact孔时作为停止层，避免过度刻蚀S/D极 金属互连工艺，如在ILD0与S/D极之间沉积SiN CESL，刻蚀Contact孔时，刻蚀到SiN后自动停止，保护S/D极
Vertical Interconnect Access VIA 金属通孔，在不同金属互连层（如M1与M2）之间的垂直导电孔，填充金属（如W）实现层间电流传输 多层金属互连结构（如M1-M2-M3），如CPU中的VIA阵列，实现不同金属层的电气连接
Complementary Metal Oxide Semiconductor CMOS 互补金属氧化物半导体，由NMOS和PMOS晶体管组成，通过两种晶体管的互补工作实现逻辑功能（如与非门、或非门） 数字芯片（如CPU、MCU、存储器），CMOS电路具有低功耗、高集成度、高可靠性的特点
Shallow Trench Isolation STI 浅沟槽隔离技术，在晶圆表面刻蚀浅沟槽，填充SiO₂后平坦化，实现不同晶体管之间的电气隔离 先进制程晶体管（如40nm及以下），替代传统的LOCOS（局部氧化隔离），减少隔离区域面积，提高集成度
Chemical Mechanical Polishing CMP 化学机械平坦化，通过化学腐蚀和机械研磨的协同作用，使晶圆表面达到纳米级平坦度 ILD层平坦化、金属层平坦化、Dummy Gate替换，如HKMG工艺中对W金属层的CMP，确保金属Gate表面平整
HK last and gate last / 后功函数栅制程，在晶体管源漏极制备完成后，再沉积High-K介质和金属Gate，精准控制功函数，优化阈值电压 先进HKMG工艺（如14nm及以下），分别为NMOS和PMOS沉积不同金属，独立调节两种晶体管的阈值电压
Via First Trench Last VFTL 先通孔工艺，在制备金属沟槽（如M1沟槽）之前，先刻蚀并填充VIA（如M1与M2之间的VIA），再制备金属沟槽 先进多层金属互连，减少VIA与沟槽的对准误差，提升互连可靠性，适用于高集成度芯片
Trench First Via Last TFVL 先沟槽工艺，在制备VIA之前，先刻蚀并填充金属沟槽（如M1沟槽），再刻蚀并填充VIA，工艺步骤相对简单 传统多层金属互连（如28nm及以上），工艺成熟度高，成本较低，适用于对集成度要求不极致的场景
Side Wall Roughness SWR 侧壁粗糙度，刻蚀图案侧壁的凹凸程度，通常用均方根（RMS）表示，值越小越好 高深宽比结构刻蚀（如DRAM的电容沟槽、GAA的纳米线），SWR过大会导致电流传输不均，影响器件性能

北方华创Etch II BU夏正朋第1周学习周报（8.5-8.15）知识点详解

一、机台初步认识

（一）NMC612C系统

  1. 系统核心模块构成
    • 该系统主要分为两大核心模块：Process Module（PM，工艺模块）与Transfer Module（TM，传输模块），二者协同实现晶圆的传输与刻蚀工艺执行，且模块内各组件功能明确、衔接紧密，共同保障机台稳定运行。
    • PM作为工艺执行核心，包含8个子系统，各子系统功能及作用如下：
      • Chamber System（腔室系统）：是晶圆刻蚀的核心场所，为刻蚀过程提供封闭、可控的环境，腔室的密封性、洁净度直接影响刻蚀质量，若腔室存在泄漏或杂质，可能导致刻蚀图形异常、晶圆污染等问题。
      • Source RF System（源射频系统）：用于产生射频能量，激发腔室内气体形成等离子体，其输出功率、频率等参数会影响等离子体的密度与活性，进而决定刻蚀速率与刻蚀选择性，例如功率过高可能导致等离子体过于活跃，加剧对晶圆表面的损伤。
      • Bias RF System（偏压射频系统）：主要作用是对等离子体中的离子施加偏压，使其向晶圆表面加速运动，增强离子对晶圆的物理轰击作用，可通过调节偏压大小控制离子轰击能量，从而调整刻蚀的各向异性程度，偏压越大，离子轰击能量越强，刻蚀各向异性越明显。
      • Vacuum System（真空系统）：负责将腔室内抽至所需真空度，一方面可去除腔室内的空气及杂质，避免其对刻蚀过程产生干扰；另一方面可控制刻蚀过程中的气体压力，真空度的稳定性直接影响等离子体的稳定性与刻蚀均匀性，若真空度波动较大，会导致刻蚀速率不稳定、刻蚀图形不均匀。
      • Gas System（气体系统）：用于向腔室内精确输送刻蚀所需气体，该系统支持16路气体通路（NMC612E为18路），可根据不同刻蚀工艺需求，精确控制各路气体的流量比例，气体流量的准确性会直接影响刻蚀速率、刻蚀选择比及刻蚀形貌，例如某一路气体流量偏差可能导致刻蚀速率下降或刻蚀图形出现缺陷。
      • RF System（射频系统）：除源射频与偏压射频系统外，还包含射频匹配网络等组件，用于优化射频能量的传输效率，减少射频能量的反射，确保射频能量能高效地用于激发气体形成等离子体，若射频匹配不佳，会导致大量射频能量反射，不仅降低能量利用率，还可能影响机台其他组件的正常工作。
      • Temperature Control System（温度控制系统）：通过控制腔室壁、静电卡盘（ESC）等部件的温度，为刻蚀过程提供稳定的温度环境，温度过高或过低都会对刻蚀产生不利影响，例如温度过高可能导致光刻胶变形、刻蚀选择比下降，温度过低则可能影响等离子体的活性。
      • Facility and EPD System（辅助设施与终点检测系统）：辅助设施包括气体净化、冷却等设备，保障机台各系统正常运行；EPD系统（Endpoint Detection System）包含OES（Optical Emission Spectroscopy，光子发射光谱）和IEP（Interferometric Endpoint，干涉法终点检测）两种检测手段，可实时监测刻蚀过程，准确判断刻蚀终点，避免过刻蚀或刻蚀不充分，OES通过检测等离子体中特定波长光子的强度变化判断终点，IEP则利用光的干涉原理检测刻蚀厚度变化以确定终点。
    • TM作为传输模块，属于真空设备，其运行环境与功能特点如下：
      • 环境特点：仅在EFEM（Atmospheric Front End，大气前端模块）中进行晶圆传入、传出及暂存操作时处于大气环境，其余传输环节均处于真空状态，真空环境可避免晶圆在传输过程中受到空气杂质的污染，保障晶圆表面洁净度，为后续刻蚀工艺提供良好基础。
      • EFEM功能与组成：EFEM是连接工厂传输设备与工艺系统（PM）的关键环节，主要功能是实现晶圆在大气环境与真空环境之间的平稳过渡，以及晶圆的定位、对准等操作。其组成部分及作用如下：
        • Atmospheric Robot（大气机器人）：负责在EFEM内部及与工厂传输设备、Load Port（装载端口）之间传输晶圆，机器人的运动精度直接影响晶圆的传输效率与定位准确性，若运动精度不足，可能导致晶圆碰撞、位置偏移，影响后续刻蚀工艺。
        • Atmospheric Aligner（大气对准器）：用于对晶圆进行定位校准，通过识别晶圆上的对准标记，调整晶圆位置，确保晶圆在进入PM进行刻蚀时处于正确的位置，对准精度对刻蚀图形的位置精度至关重要，若对准偏差较大，会导致刻蚀图形与设计图形不匹配。
        • Load Port（装载端口）：是放置FOUP（Front-Opening Unified Pod，存放晶圆的盒子）的接口，可实现FOUP与EFEM之间的密封连接，保障晶圆在装卸过程中不受外界污染，同时便于大气机器人从FOUP中取放晶圆。
        • Fan Filter Unit（风扇过滤器单元）：向EFEM内部输送经过过滤的洁净空气，维持EFEM内部的洁净度等级，过滤空气中的尘埃、颗粒等杂质，防止其附着在晶圆表面影响刻蚀质量。
  2. 机台参考价值：NMC612C虽非当前主流机台，但不同机台在核心结构（如工艺模块、传输模块的基本架构）、工作原理（如等离子体产生、晶圆传输方式）及关键系统（如真空系统、气体系统、温度控制系统）等方面存在诸多相似之处，因此可作为学习刻蚀机台的重要参考模型，通过对该机型的学习，能快速掌握刻蚀机台的通用知识与操作逻辑，为后续学习主流机台奠定基础。

（二）NMC612E操作页面

  1. 腔室状态模块
    • 该模块用于实时显示腔室当前的运行状态，不同状态对应不同的操作权限与工艺执行情况，具体如下：
      • Idle（空闲状态）：表示机台当前无任何任务执行，腔室处于等待状态，此时可进行工艺参数设置、Recipe（工艺配方）加载等准备工作，但无法执行自动工艺与传片操作，需切换至其他状态方可进行。
      • Busy（忙碌状态）：表明机台正在执行刻蚀工艺或晶圆传输任务，此时禁止进行任何参数修改、Recipe更换等操作，避免干扰当前任务执行，若强行操作可能导致任务中断、晶圆损坏或机台故障。
      • Aborted/Aborting（终止状态）：“Aborted”表示某项任务已被强制停止且停止成功，“Aborting”表示任务正在被强制停止但尚未终止成功，出现该状态通常是由于工艺异常（如刻蚀速率异常、压力波动过大）、设备故障（如机器人故障、真空系统异常）或人为紧急停止操作导致，需排查故障原因并处理后，方可重新启动机台。
      • Standby（待机状态）：为腔室默认的正常工作状态，在此状态下，机台各系统已准备就绪，可进行自动工艺执行与晶圆传输操作，是刻蚀生产过程中最常用的状态，该状态下腔室参数稳定，能保障工艺的一致性与稳定性。
      • Maintain（维护状态）：表示腔室当前处于维护模式，允许进行任何手动设置与操作，如腔室清洁、部件更换、参数校准等维护工作，在该状态下无法执行正常的刻蚀工艺，维护完成后需切换至Standby状态方可恢复生产。
      • Initialize（初始化状态）：当对腔室的工艺参数（如气体流量、射频功率、温度等）进行修改后，需分别点击“Apply”（应用）和“Initialize”（初始化）按钮，使新参数生效并完成腔室初始化，初始化过程会确保各系统按照新参数重新进入稳定状态，为后续工艺执行做好准备。
    • 疑问点：Abort（强制停止）和Shutdown（关机）功能的具体区别尚不明确，且在实际操作中Shutdown功能使用较少，后续需进一步学习与验证二者的差异，如是否涉及系统断电、参数保存、恢复启动难度等方面的不同。
  2. 起辉模块
    • 该模块主要用于控制等离子体的产生与稳定，核心参数及功能如下：
      • 功率参数：包含上下电源的输出功率与反射功率，输出功率决定了用于激发气体形成等离子体的能量大小，直接影响等离子体的密度与活性，输出功率越大，等离子体密度通常越高，刻蚀速率也越快；反射功率是指未被有效利用而反射回电源的射频功率，反射功率过大表明射频能量传输效率低，不仅会浪费能量，还可能影响电源及其他组件的寿命，正常情况下应尽量降低反射功率，确保射频能量高效利用。
      • 线圈电流：I1（内线圈电流）和I2（外线圈电流），线圈电流的大小会影响射频磁场的强度，进而影响等离子体的分布均匀性，通过调节I1和I2的比例，可优化等离子体在腔室内的分布，确保晶圆表面各区域的刻蚀均匀性，例如若晶圆边缘刻蚀速率较慢，可适当增大外线圈电流I2，增强边缘区域的等离子体密度。
      • 电容位置：C1、C2、C3、C4四个电容的位置具有不同调节功能，C1和C2用于调节反射匹配速度，通过调整其位置可优化射频匹配网络，减少反射功率，提高射频能量传输效率，匹配速度过快或过慢都可能导致反射功率波动，影响等离子体稳定性；C3和C4用于调节电流比例匹配速度，可配合线圈电流I1、I2的调节，进一步优化等离子体的分布均匀性，确保电流比例能快速响应工艺需求的变化。
      • 偏置电压：包含VDC（起辉偏置电压）和DC bias（起辉偏置电压），偏置电压会影响等离子体中离子的加速能力，进而影响离子对晶圆表面的物理轰击作用，偏置电压越大，离子轰击能量越强，刻蚀的各向异性越明显，但过高的偏置电压可能导致晶圆表面损伤加剧。
      • 运行模式：分为Power（功率模式）和Voltage（电压模式），在Power模式下，系统会维持输出功率稳定，此时电压会根据负载情况（如等离子体阻抗）自动调整；在Voltage模式下，系统会维持输出电压稳定，功率则随负载变化而调整，两种模式适用于不同的刻蚀工艺需求，例如对刻蚀速率稳定性要求较高时可选择Power模式，对离子轰击能量稳定性要求较高时可选择Voltage模式。
      • 特殊版本差异：NMC612E存在DB版，该版本包含两个下电源（BRF1和BRF2）及两个频率，双下电源与双频率设计可进一步优化等离子体的特性，如提高等离子体密度的均匀性、增强对不同材料的刻蚀选择性等，适用于更复杂、更高要求的刻蚀工艺。
  3. 吸附模块
    • 该模块的核心功能是通过静电吸附作用稳固支撑晶圆，确保晶圆在刻蚀过程中保持固定位置，其关键参数与注意事项如下：
      • 吸附原理与电压：采用静电吸附方式，通过在静电卡盘（ESC）上施加2400V的吸附电压，使晶圆与ESC表面产生静电引力，从而将晶圆牢牢固定在ESC上，静电吸附方式具有无机械接触、对晶圆损伤小、吸附力均匀等优点，能保障晶圆在刻蚀过程中的稳定性。
      • 晶圆冷却参数：在开启晶圆冷却功能（wafer cooling）时，需确认两个关键参数：一是chuck（卡盘）内的He（氦气）压力为8Torr（T），氦气作为传热介质，可将晶圆在刻蚀过程中产生的热量传递至ESC，再通过ESC的冷却系统带走，压力过低会导致传热效率下降，晶圆温度升高；二是He气流量为1.1±0.2 sccm（标准立方厘米每分钟），流量过大可能导致压力不稳定，流量过小则无法满足传热需求，需严格控制流量在该范围内。
      • 异常影响：chuck（卡盘）是吸附模块的核心部件，其工作状态直接影响晶圆的稳定性，若chuck出现异常（如静电吸附力不足、He气通路堵塞、表面损坏等），容易导致晶圆粘片（晶圆与chuck粘连，无法正常取片）、取片异常（取片时晶圆位置偏移、掉落），甚至碎片（晶圆在取片或传输过程中破裂），不仅会造成晶圆报废，还可能影响机台的正常运行，因此需定期检查chuck的状态，及时发现并处理异常问题。
  4. 腔室环境模块
    • 该模块用于监控与控制腔室内的压力、温度等关键环境参数，确保刻蚀过程在稳定、适宜的环境中进行，具体如下：
      • 压力控制
        • 控制原理：腔室压力由进气模块和真空模块共同控制，首先通过进气模块设置各路气体的流量，气体进入FRC（Flow Ratio Controller，流量比例控制器）后，按照工艺需求进行流量分流，可分别设置“Center”（中心）、“Middle”（中间）和“Edge”（边缘）三个位置的进气比例，实现气体在腔室内的均匀分布；同时，真空模块通过调节排气速度，将腔室内的气体排出，使腔室压力维持在设定值，进气流量与排气速度的协同调节，确保了腔室压力的稳定。
        • 气体通路差异：NMC612E机台支持16路气体，其中16路气体按照上述“FRC分流+三位置比例调节”的模式控制，另外两路气体通过V5edge（边缘专用通路）进行控制，该设计可进一步优化晶圆边缘区域的气体分布，提高晶圆整体的刻蚀均匀性，尤其适用于大尺寸晶圆的刻蚀工艺。
        • 压力判断标准：在刻蚀过程中，需重点判断以下三个压力参数是否正常：
          • 腔室压力稳定性：压力应保持在设定值附近，波动范围需控制在工艺允许范围内，若压力波动过大，会导致等离子体密度不稳定，进而影响刻蚀速率与刻蚀均匀性。
          • Forline压力（前置管路压力）：即真空泵入口处的压力，需确保其小于0.075Torr（T），Forline压力过高表明真空泵排气能力不足或管路存在堵塞，会导致腔室压力无法维持在设定值，影响刻蚀过程的正常进行。
          • 本底压力：指腔室在未通入工艺气体时，仅通过真空系统抽真空后的压力，需确保本底压力为0.2mTorr（毫托），本底压力过高表明真空系统存在泄漏或清洁不彻底，会导致腔室内残留空气或杂质，影响刻蚀质量，可能导致刻蚀图形缺陷、晶圆污染等问题。
      • 温度控制
        • 控制原理：ESC（Electrostatic Chuck，静电卡盘）的温度由Chiller（冷却器）提供的冷却液和ESC内部的电阻丝共同控制，冷却液用于带走ESC的热量，电阻丝用于加热ESC，通过调节冷却液的温度与流量、电阻丝的加热功率，可精确控制ESC的温度，进而控制晶圆的温度，晶圆温度会影响刻蚀反应速率、刻蚀选择比及刻蚀形貌，因此需严格控制。
        • 温度监测位置：ESC温度监测分为“Center”（中心）、“Middle Center”（中中心）、“Middle Outer”（中外围）和“Outer”（外围）四个位置，通过对这四个位置温度的实时监测，可全面了解ESC温度的分布情况，确保晶圆表面各区域温度均匀，若某一位置温度偏差较大，需及时调整冷却或加热参数，避免因温度不均匀导致刻蚀均匀性下降。
        • 温度判断标准：需确认ESC各监测位置的温度是否在工艺设定的正常范围内，温度过高或过低都会对刻蚀产生不利影响，例如温度过高可能导致光刻胶软化、变形，影响刻蚀图形的精度；温度过低可能降低刻蚀反应的活性，导致刻蚀速率下降。

二、《等离子蚀刻》学习内容

（一）等离子体基础概念

  1. 定义：等离子体是一种完全或部分电离的准电中性气体，由正离子、负离子、中性粒子（包括激发态中性粒子和基态中性粒子）组成，在宏观上呈现电中性，即正电荷总量与负电荷总量大致相等，是物质存在的第四种状态（除固态、液态、气态之外）。
  2. 分类方式
    • 按温度分类
      • 热平衡等离子体：电子温度与离子温度大致相等，整个等离子体系统处于热平衡状态，通常产生于高温环境（如核聚变装置、电弧放电等），由于温度过高，一般不用于半导体刻蚀工艺，因会对晶圆造成严重损伤。
      • 非热平衡等离子体：电子温度远大于离子温度（电子温度可达10^4 - 10^5 K，离子温度接近室温），又称低温等离子体，其形成过程中能量主要传递给电子，离子获得的能量较少，该特性使其在半导体刻蚀中广泛应用，既能保证足够的刻蚀活性（电子激发气体形成等离子体），又能避免对晶圆造成过度热损伤。
    • 按来源分类
      • 天然等离子体：存在于自然界中的等离子体，如闪电、极光、恒星（如太阳）大气等，无需人工干预即可形成，与半导体工业无关。
      • 人造等离子体：通过人工手段（如射频放电、微波放电、直流放电等）产生的等离子体，是半导体刻蚀工艺中所使用的等离子体类型，可根据工艺需求精确控制其参数（如密度、温度、活性等）。
    • 按电离化率分类
      • 完全电离等离子体：等离子体中电离的气体分子所占比例（电离化率）接近1，即几乎所有气体分子都被电离，通常产生于极高温度或极强电场环境，在半导体工艺中应用较少。
      • 弱电离等离子体：电离化率远小于1，仅有少量气体分子被电离，半导体刻蚀工艺中所使用的等离子体即为弱电离等离子体，其电离化率通常在10^-6 - 10^-2之间，既能满足刻蚀所需的活性粒子浓度，又便于控制刻蚀过程的稳定性。
  3. 关键相关概念
    • 电子德拜长度（λ_D）：是描述等离子体中电荷屏蔽效应的特征长度，表示等离子体中一个带电粒子所产生的电场能被其他带电粒子屏蔽的范围，电子德拜长度越小，电荷屏蔽效应越强，等离子体的准电中性特性越明显，在刻蚀工艺中，电子德拜长度会影响等离子体与腔室壁、晶圆表面的相互作用，对等离子体的分布与稳定性有重要影响。
    • 回旋频率（ω_c）：指带电粒子在磁场中做圆周运动的频率，计算公式为ω_c = qB/m（q为粒子电荷量，B为磁感应强度，m为粒子质量），电子的回旋频率远大于离子的回旋频率，回旋频率会影响带电粒子在等离子体中的运动轨迹与能量分布，进而影响等离子体的输运过程与刻蚀效率。
    • 平均自由程（λ）：指等离子体中粒子（包括电子、离子、中性粒子）在两次连续碰撞之间所移动的平均距离，平均自由程的大小与等离子体的密度、温度、压力等参数有关，压力越低、密度越小，平均自由程越大，平均自由程会影响粒子的碰撞概率与能量传递效率，对刻蚀反应的速率与均匀性有重要影响。

（二）低温等离子体放电过程特征

  1. 驱动方式：主要由外加电场（如射频电场、直流电场）或者微波驱动，在半导体刻蚀中，射频电场驱动最为常用，通过在腔室电极上施加射频电压，产生交变电场，使腔室内的气体分子被激发、电离，形成等离子体。
  2. 粒子碰撞与反应
    • 电离（Ionization）：电子在电场作用下获得能量，高速运动的电子撞击中性气体分子，使其失去电子，形成正离子和自由电子，电离过程是等离子体形成的关键，持续的电离可维持等离子体的稳定存在，电离速率与电子能量、气体分子的电离能、电子密度等因素有关，电子能量越高、气体分子电离能越低、电子密度越大，电离速率越快。
    • 分裂（Dissociation）：高速运动的电子撞击气体分子，使分子间的化学键断裂，形成中性自由基（具有未成对电子的原子或原子团），中性自由基化学活性高，是刻蚀过程中的主要刻蚀物种，可与晶圆表面材料发生化学反应，生成挥发性产物，实现刻蚀，分裂反应的速率与电子能量、气体分子结构等有关。
    • 激发（Excitation）：电子撞击中性气体分子，使分子中的电子从基态跃迁到激发态，形成激发态中性粒子，激发态粒子具有较高的能量，不稳定，容易通过各种方式释放能量回到基态。
    • 驰豫（Relaxation）：激发态粒子通过发射光子（光辐射）的方式释放能量，恢复到基态，不同气体分子、不同激发态跃迁所发射光子的波长不同，OES（光子发射光谱）终点检测技术就是利用这一特性，通过检测特定波长光子的强度变化，判断刻蚀过程中反应物种的浓度变化，进而确定刻蚀终点。
  3. 粒子损失与稳态维持：在等离子体放电过程中，边界区域（如腔室壁、晶圆表面）会存在粒子损失，包括带电粒子（电子、离子）的 recombination（正负离子结合形成中性粒子）、中性粒子的扩散等，为维持等离子体的稳态（即粒子的产生速率与损失速率相等），需要通过外加电场或微波持续向等离子体输入能量，不断电离中性粒子，补充损失的粒子，确保等离子体的密度、温度等参数保持稳定。
  4. 热平衡特性：在低温等离子体中，电子和离子之间不存在热平衡，电子温度远高于离子温度，这是因为电子质量远小于离子质量，在与电场相互作用时，电子更容易获得能量，而电子与离子之间的能量传递效率较低（由于质量差异大，碰撞时能量传递少），导致电子和离子的温度无法达到平衡，该特性是低温等离子体适用于半导体刻蚀的关键，可在保证刻蚀活性的同时，避免晶圆过热损伤。

（三）刻蚀核心知识

  1. 刻蚀类型划分
    • 湿法刻蚀（Wet Etching）
      • 定义：采用化学溶液与晶圆表面材料发生化学反应，生成可溶性产物，从而实现刻蚀的工艺方法。
      • 特点（各向同性）：刻蚀过程在各个方向上的刻蚀速率基本相同，即不仅会在垂直于晶圆表面的方向进行刻蚀，还会在水平方向（侧向）进行刻蚀，导致刻蚀图形的横向尺寸偏差（称为侧向腐蚀），该特性使得湿法刻蚀难以实现高精度、细线条的刻蚀，适用于对图形精度要求不高的工艺环节，如晶圆背面减薄、厚层材料去除等。
      • 优点：设备简单、成本低、刻蚀速率快、对晶圆损伤小。
      • 缺点：刻蚀选择性较差（对不同材料的刻蚀速率差异小）、图形精度低、化学溶液处理复杂（存在环保问题）。
    • 干法刻蚀（Dry Etching）
      • 定义：利用低温等离子体与晶圆表面材料发生物理轰击和化学反应，实现刻蚀的工艺方法，是半导体先进制程中主流的刻蚀技术。
      • 特点（各向异性）：刻蚀过程在垂直于晶圆表面方向的刻蚀速率远大于水平方向的刻蚀速率，可有效减少侧向腐蚀，实现高精度、细线条的刻蚀，满足先进半导体器件对图形精度的要求，其各向异性主要依靠鞘层离子的物理轰击作用实现，离子在偏压电场作用下垂直轰击晶圆表面，增强垂直方向的刻蚀，抑制侧向刻蚀。
      • 优点：刻蚀选择性好（可通过选择合适的刻蚀气体与工艺参数，实现对不同材料的高选择性刻蚀）、图形精度高（各向异性好，侧向腐蚀小）、工艺可控性强（可精确控制刻蚀速率、刻蚀深度等参数）、环保（无大量化学废液产生）。
      • 缺点：设备复杂、成本高、可能对晶圆表面造成一定的物理损伤（离子轰击导致）。
  2. 刻蚀关键参数
    • 蚀刻速率（Etch Rate，ER）
      • 定义：单位时间内晶圆表面材料被刻蚀掉的厚度，是衡量刻蚀工艺效率的重要指标。
      • 计算公式：ER = h / t，其中h为刻蚀深度（单位通常为nm、μm），t为刻蚀时间（单位通常为s、min）。
      • 影响因素：等离子体密度（密度越高，活性粒子浓度越大，刻蚀速率越快）、离子轰击能量（能量越大，物理轰击作用越强，刻蚀速率越快）、刻蚀气体流量与种类（反应性气体流量越大，反应物种浓度越高，刻蚀速率越快；不同气体与材料的反应活性不同，影响刻蚀速率）、晶圆温度（温度影响化学反应速率，通常温度升高，刻蚀速率加快）、腔室压力（压力影响粒子碰撞概率与活性物种浓度，对刻蚀速率的影响需结合具体工艺分析，可能存在最优压力范围）。
      • 工艺要求：刻蚀速率需稳定在设定范围内，速率过高可能导致刻蚀均匀性下降、过刻蚀风险增加；速率过低则会降低生产效率，增加成本。
    • 蚀刻选择比（Selectivity，Sele.）
      • 定义：指在同一刻蚀工艺条件下，不同材料的刻蚀速率之比，用于衡量刻蚀工艺对目标材料与非目标材料（如掩膜层、底层材料）的区分能力，选择比越高，表明刻蚀工艺对目标材料的刻蚀速率远大于对非目标材料的刻蚀速率，可有效保护非目标材料，减少刻蚀损伤。
      • 计算示例：若光刻胶（掩膜层）的刻蚀速率为ER1，二氧化硅（目标刻蚀材料）的刻蚀速率为ER2，则刻蚀选择比Sele. = ER2 / ER1（当目标材料为二氧化硅时）；若目标材料为其他材料，需根据实际情况调整分子与分母，确保选择比能反映对目标材料的优先刻蚀能力。
      • 影响因素：刻蚀气体种类（不同气体与不同材料的反应活性差异是影响选择比的关键，需选择对目标材料反应活性高、对非目标材料反应活性低的气体）、等离子体参数（如离子轰击能量，过高的离子轰击能量可能降低选择比，因会增强对非目标材料的物理轰击刻蚀）、晶圆温度（温度影响不同材料与刻蚀物种的反应速率，可能改变选择比）。
      • 工艺要求：根据具体工艺需求，需达到一定的选择比，例如在刻蚀二氧化硅层时，需保证对底层硅材料的高选择比，避免刻蚀二氧化硅时过多损伤底层硅；在刻蚀金属层时，需保证对光刻胶的高选择比，确保掩膜层完好。
    • 蚀刻均匀性（Etch Uniformity）
      • 定义：衡量晶圆表面不同区域刻蚀速率或刻蚀深度的一致性程度，是保障晶圆上器件性能一致性的关键参数，均匀性越好，表明晶圆各区域的刻蚀结果差异越小，器件性能越稳定。
      • 表示方法：通常用百分比表示，计算公式为（最大刻蚀速率/深度 - 最小刻蚀速率/深度）/（2×平均刻蚀速率/深度）×100%，该值越小，均匀性越好，文档中提及“均匀性3%存疑”，可能是指当前工艺条件下均匀性是否能达到3%的指标存在疑问，或对3%均匀性的衡量标准（如是整片晶圆均匀性、局部均匀性还是批次均匀性）不明确，后续需进一步验证与明确。
      • 影响因素：等离子体分布均匀性（若等离子体在腔室内分布不均，会导致晶圆各区域活性粒子浓度差异，影响刻蚀均匀性）、晶圆温度分布均匀性（温度不均会导致各区域刻蚀反应速率差异）、气体分布均匀性（气体在腔室内分布不均会导致反应物种浓度差异）、静电卡盘（ESC）平整度与温度控制精度（ESC不平整或温度控制精度低会导致晶圆与ESC接触不均，影响温度分布与刻蚀均匀性）。
      • 工艺要求：不同工艺对刻蚀均匀性的要求不同，先进制程（如7nm、5nm）对均匀性的要求极高，通常需控制在1%以内，以确保器件性能的一致性。
    • 终点检测（Endpoint Detection）
      • 定义：在刻蚀过程中，实时监测刻蚀状态，准确判断刻蚀是否达到预设深度或目标材料是否被完全刻蚀掉的技术，是避免过刻蚀（刻蚀过度，损伤底层材料）或刻蚀不足（目标材料未完全刻蚀，影响器件性能）的关键。
      • 检测原理：主要基于刻蚀过程中反应物种或产物物种的浓度变化、晶圆表面反射特性变化等，常用的检测手段包括OES（光子发射光谱）和IEP（干涉法终点检测），OES通过检测等离子体中特定波长光子的强度变化判断终点（如刻蚀目标材料时，某反应物种浓度高，光子强度强，当目标材料刻蚀完毕，该物种浓度下降，光子强度骤降）；IEP利用光的干涉原理，通过检测晶圆表面反射光的干涉条纹变化，判断刻蚀厚度变化，当达到预设刻蚀深度时，干涉条纹变化出现特定特征，即为终点。
      • 刻蚀阶段划分：根据终点检测结果，可将刻蚀过程分为刻蚀前（未开始刻蚀，准备阶段）、部分刻蚀（目标材料开始刻蚀，但未达到预设深度）、刻蚀到位（目标材料刚好刻蚀至预设深度，达到终点）、过刻蚀（超过终点继续刻蚀，可能损伤底层材料）四个阶段，实际工艺中需精确控制在刻蚀到位阶段停止刻蚀。
    • 关键尺寸（Critical Dimension，CD）
      • 定义：指刻蚀后晶圆表面图形的关键特征尺寸，如线条宽度、通孔直径等，是决定半导体器件性能（如电流、电压、速度）的核心参数，关键尺寸的精度直接影响器件的电学性能与可靠性。
      • 影响因素：光刻工艺的图形精度（光刻胶图形的关键尺寸精度是基础，若光刻图形存在偏差，刻蚀后关键尺寸也会受影响）、刻蚀工艺的各向异性（各向异性差会导致侧向腐蚀，使关键尺寸变小或出现偏差）、刻蚀速率均匀性（刻蚀速率不均会导致不同区域关键尺寸差异）、等离子体参数（如离子轰击能量、气体流量等，会影响刻蚀图形的轮廓与关键尺寸）。
      • 工艺要求：关键尺寸需严格控制在设计规格范围内，且尺寸偏差需满足工艺要求（如先进制程中关键尺寸偏差需控制在几纳米以内），同时需保证关键尺寸的均匀性与重复性。
    • 负载（Loading）
      • 定义：在刻蚀过程中，由于晶圆表面刻蚀区域的面积、图形密度不同，导致刻蚀形貌或刻蚀深度出现差异的现象，又称负载效应，负载效应会影响刻蚀的均匀性与图形精度。
      • 分类：根据产生原因不同，可分为面积负载（刻蚀区域面积大小不同导致的刻蚀速率差异，面积越大，刻蚀速率可能越慢，因反应物种消耗多，补充不及时）和图形密度负载（同一晶圆上不同区域图形密度不同导致的刻蚀差异，图形密度高的区域，反应物种消耗多，刻蚀速率可能低于图形密度低的区域）。
      • 影响：负载效应会导致晶圆上不同区域的刻蚀深度、关键尺寸出现偏差，影响器件性能的一致性，尤其在图形密度差异大的晶圆上，负载效应更为明显。
      • 改善措施：优化刻蚀气体流量与压力（增加反应物种浓度，提高补充速率）、调整等离子体参数（提高等离子体密度，增加活性物种供应）、采用分步刻蚀工艺（减少单次刻蚀的负载影响）、设计合理的图形布局（尽量减小图形密度差异）等。
    • 深宽比（Aspect Ratio）
      • 定义：指刻蚀后形成的沟槽或通孔的深度与刻蚀后宽度（关键尺寸）的比值，是衡量刻蚀工艺难度的重要指标，深宽比越高，刻蚀难度越大。
      • 影响：高的深宽比易形成负载效应，因沟槽或通孔较深、较窄，反应物种难以到达底部，且刻蚀产物难以排出，导致底部刻蚀速率减慢，刻蚀深度不足，甚至出现“底部过窄”“侧壁弯曲”等形貌缺陷，同时高深宽比刻蚀对等离子体的方向性、反应物种的传输能力要求更高。
      • 工艺要求：随着半导体器件向高深宽比方向发展（如3D NAND闪存中的深孔刻蚀，深宽比可达数百），需开发专门的高深宽比刻蚀工艺，通过优化气体种类（如使用具有侧壁保护作用的气体，防止侧壁刻蚀）、等离子体参数（增强离子方向性，提高底部刻蚀能力）、刻蚀步骤（如采用循环刻蚀-钝化工艺，先刻蚀一定深度，再在侧壁形成钝化层，防止侧向刻蚀，然后继续刻蚀，重复循环，实现高深宽比刻蚀）等，解决高负载、形貌缺陷等问题。
    • 刻蚀形貌控制（Etch Profile Control）
      • 定义：指对刻蚀后晶圆表面图形的轮廓形态（如侧壁角度、表面粗糙度、是否存在底切等）的控制，良好的刻蚀形貌是保障器件电学性能与可靠性的重要前提，例如侧壁角度过大或过小可能导致后续工艺（如薄膜沉积）覆盖不均，表面粗糙度过高会增加器件的漏电风险。
      • 影响因素：等离子体的方向性（离子轰击的方向性越强，侧壁角度越接近垂直，形貌越好）、刻蚀气体的种类与比例（部分气体可在侧壁形成钝化层，抑制侧向刻蚀，改善侧壁形貌；反应性气体比例影响刻蚀速率与选择性，进而影响形貌）、晶圆温度（温度影响钝化层的形成与去除，进而影响侧壁形貌）、射频参数（如源射频功率、偏压射频功率，影响等离子体密度与离子轰击能量，对形貌有重要影响）。
      • 工艺要求：刻蚀形貌需满足设计要求，如侧壁角度需控制在特定范围内（如85°-90°）、表面粗糙度需低于一定值、无明显底切或凸起等缺陷，同时需保证形貌的均匀性与重复性。
  3. 等离子体刻蚀机台类型
    • 电容耦合等离子体机台（Capacitively Coupled Plasma，CCP）
      • 工作原理：通过在平行板电极之间施加射频电压，形成射频电场，电场使腔室内气体电离形成等离子体，上电极通常接射频电源，下电极（放置晶圆）接地或接偏压电源，等离子体中的离子在电场作用下向晶圆表面加速运动，实现刻蚀。
      • 特点：结构相对简单，成本较低；等离子体密度适中，刻蚀速率中等；离子轰击能量可通过偏压电源调节，灵活性较高；但等离子体均匀性受电极尺寸与形状影响较大，在大尺寸晶圆（如12英寸）上均匀性控制难度较大，适用于中低精度、中小尺寸晶圆的刻蚀工艺。
    • 电感耦合等离子体机台（Inductively Coupled Plasma，ICP）
      • 工作原理：通过在腔室外部或内部设置电感线圈，向线圈通入射频电流，产生交变磁场，磁场感应产生电场，使腔室内气体电离形成等离子体，通常还会在晶圆下方设置偏压电极，控制离子轰击能量。
      • 特点：可产生高密度等离子体（密度远高于CCP机台），刻蚀速率快；等离子体均匀性较好，适用于大尺寸晶圆（如12英寸及以上）；离子轰击能量与等离子体密度可独立调节，工艺灵活性高，能满足不同刻蚀需求；但设备结构相对复杂，成本较高，适用于高精度、大尺寸晶圆的刻蚀工艺，尤其在先进制程中应用广泛。
    • 电子回旋共振等离子体机台（Electron Cyclotron Resonance，ECR）
      • 工作原理：利用微波能量与磁场的协同作用，使电子发生回旋共振，获得足够能量电离气体形成等离子体，磁场的磁感应强度与微波频率满足特定关系（ω = qB/m，ω为微波角频率），使电子持续获得能量，产生高密度、高活性的等离子体。
      • 特点：等离子体密度极高，电子温度高，刻蚀活性强，刻蚀速率快；等离子体纯度高，杂质含量少；离子轰击能量较低且可控，对晶圆损伤小；但设备结构复杂，成本高，磁场系统调试难度大，适用于对刻蚀速率、等离子体纯度要求高，且对晶圆损伤敏感的工艺，如化合物半导体刻蚀。
    • 远距等离子体蚀刻机台（Remote Plasma Etcher，RPE）
      • 工作原理：等离子体的产生区域与晶圆刻蚀区域分离（远距），在产生区域通过射频或微波激发气体形成等离子体，然后将等离子体中的活性中性自由基输送至刻蚀区域，与晶圆表面材料发生化学反应实现刻蚀，离子在输送过程中大部分被中和或过滤，因此刻蚀主要依靠中性自由基的化学反应，物理轰击作用弱。
      • 特点：刻蚀过程以化学反应为主，物理轰击作用小，对晶圆表面损伤小；刻蚀选择性好（因中性自由基化学反应选择性高）；可避免离子轰击导致的电荷积累问题（对绝缘材料刻蚀有利）；但刻蚀速率相对较慢，各向异性差（因无明显离子轰击，侧向刻蚀较明显），适用于对晶圆损伤敏感、要求高选择性、对各向异性要求不高的刻蚀工艺，如光刻胶去除、绝缘层刻蚀等。
    • 等离子体边缘蚀刻机台（Plasma Edge Etcher，PEE）
      • 工作原理：专门用于刻蚀晶圆边缘区域的机台，通过特殊的电极结构与气体分布设计，使等离子体仅作用于晶圆边缘（通常为晶圆边缘几毫米至几十毫米范围），实现对晶圆边缘光刻胶、薄膜等材料的刻蚀。
      • 特点：刻蚀区域精准控制在晶圆边缘，不影响晶圆中心区域的器件；可有效去除晶圆边缘的不良材料（如边缘光刻胶残留、薄膜堆积），避免边缘不良区域对后续工艺（如薄膜沉积、封装）造成影响；设备结构针对性强，通常与其他刻蚀机台配合使用，适用于半导体制造过程中对晶圆边缘进行处理的工艺环节。

三、常用软件初步认知

（一）ANALYSIS软件

  1. 核心用途：主要用于分析EPD（Endpoint Detection，终点检测）数据，EPD数据是刻蚀过程中通过OES（光子发射光谱）和IEP（干涉法终点检测）系统采集的实时数据，包含刻蚀过程中反应物种浓度变化、光子强度变化、干涉条纹变化等信息，ANALYSIS软件可对这些数据进行处理、分析，帮助技术人员判断刻蚀终点的准确性、刻蚀过程的稳定性，以及优化刻蚀工艺参数。
  2. 支持文件格式：仅支持打开.svd格式文件，该格式是EPD系统数据的专用存储格式，包含了完整的终点检测数据信息（如时间序列、光子波长、强度值、干涉信号等），软件可读取该格式文件中的数据，并以图表、曲线等形式进行展示。
  3. 数据处理功能
    • 数据可视化：将.svd文件中的数据以时间-强度曲线（OES数据）、时间-干涉信号曲线（IEP数据）等形式进行可视化展示，技术人员可直观观察刻蚀过程中数据的变化趋势，例如OES曲线中某波长光子强度的骤降点，可能对应刻蚀终点。
    • 特征提取：可自动或手动提取数据中的关键特征点，如OES曲线的强度峰值、谷值、突变点，IEP曲线的干涉条纹周期变化点等，这些特征点是判断刻蚀阶段、确定刻蚀终点的重要依据。
    • 数据分析：对提取的特征数据进行分析，计算相关参数，如刻蚀过程中光子强度的变化率、干涉条纹的移动速度（对应刻蚀速率）等，通过这些参数评估刻蚀过程的稳定性与一致性，若参数波动过大，表明刻蚀过程不稳定，需调整工艺参数。
    • 对比分析：支持将不同批次、不同工艺参数下的EPD数据进行对比分析，通过比较数据曲线的变化趋势、特征点位置等，评估工艺参数调整对刻蚀过程的影响，为工艺优化提供依据，例如对比调整气体流量前后的OES曲线，判断流量变化对刻蚀终点位置、刻蚀速率的影响。
  4. 与检测手段的适配：软件专门适配EPD系统的OES和IEP两种检测手段，针对不同检测手段的数据特点提供相应的处理功能，例如针对OES数据，可选择特定波长进行分析（因不同反应物种对应特定波长）；针对IEP数据，可设置干涉信号的阈值，自动识别刻蚀终点，确保两种检测手段的数据都能得到有效分析，提高终点检测的准确性。

（二）NEDS软件

  1. 核心用途：用于分析Recipe（工艺配方）各个收集点的数据，Recipe是刻蚀工艺的参数集合（如气体流量、射频功率、温度、压力、刻蚀时间等），在刻蚀过程中，机台会在预设的收集点（如每个刻蚀步骤的开始、中间、结束时刻）采集各项参数的实测值，NEDS软件可对这些实测数据进行处理、分析，帮助技术人员验证Recipe参数的执行情况、评估工艺的稳定性与重复性，以及排查工艺异常原因。
  2. 支持文件格式：仅支持打开.dc格式文件，该格式是机台采集Recipe实测数据的专用存储格式，包含了每个收集点的时间、各项工艺参数的设定值与实测值、腔室状态等信息，软件可读取该格式文件中的数据，进行多维度分析。
  3. 数据处理功能
    • 参数趋势分析：将Recipe中各项参数（如气体流量、射频功率、温度等）的实测值按时间序列进行展示，生成趋势曲线，技术人员可直观观察参数在刻蚀过程中的变化趋势，判断参数是否稳定（如是否存在明显波动、漂移），若参数波动过大，可能导致刻蚀质量不稳定，需检查设备是否存在故障（如气体流量控制器异常、射频电源不稳定）。
    • 设定值与实测值对比：将各项参数的设定值与实测值进行对比，计算偏差（实测值 - 设定值），评估参数的控制精度，若偏差超过工艺允许范围，表明机台的参数控制能力存在问题，需进行校准或维护（如校准气体流量控制器、调整射频匹配网络），例如气体流量设定值为100sccm，实测值为90sccm，偏差10sccm，需检查流量控制器是否正常。
    • 多参数关联分析：支持同时分析多个相关参数的变化关系，例如分析射频功率与刻蚀速率的关联曲线、气体流量与刻蚀选择比的关联曲线等，通过关联分析，可找出影响刻蚀结果的关键参数，为工艺优化提供方向，例如发现射频功率增加时，刻蚀速率明显提高，可确定射频功率是影响刻蚀速率的关键参数。
    • 批次数据分析：对多个晶圆批次的Recipe实测数据进行统计分析，计算各项参数的平均值、标准差、最大值、最小值等统计指标，评估工艺的重复性与稳定性，若不同批次间参数的标准差过大，表明工艺重复性差，需查找原因（如Recipe参数设置不合理、设备状态不稳定）。
    • 异常数据标记：可根据预设的阈值（如参数偏差阈值、波动幅度阈值），自动标记数据中的异常点，帮助技术人员快速定位工艺异常，例如当射频反射功率突然超过阈值时，软件会标记该异常点，技术人员可结合时间信息，排查当时的设备状态与工艺操作，确定异常原因（如射频匹配异常、腔室压力波动）。

（三）Digital Micrograph软件

  1. 核心用途：一款专业的量测软件，主要用于处理TEM（Transmission Electron Microscopy，透射电子显微镜）数据，TEM数据是通过透射电子显微镜拍摄的晶圆截面图像，可清晰显示晶圆各层材料的结构、厚度、形貌等信息，Digital Micrograph软件可对这些图像数据进行处理与量测，为刻蚀工艺的评估与优化提供精确的尺寸数据支持，例如测量刻蚀后各层材料的厚度、刻蚀图形的关键尺寸、侧壁角度等。
  2. 图像处理功能
    • 图像增强：提供多种图像增强工具，如亮度/对比度调整、噪声去除、边缘增强等，可改善TEM图像的质量，使图像中的细节（如层间界面、刻蚀图形轮廓）更加清晰，便于后续量测，例如TEM图像可能存在噪声干扰，通过噪声去除算法可减少噪声，突出层间界面。
    • 图像校准：支持对TEM图像进行校准，包括尺寸校准（根据TEM的放大倍数，设置图像的像素与实际尺寸的对应关系，如1像素对应1nm）、角度校准（校正图像的倾斜角度，确保量测的角度准确），校准是保证量测精度的基础，若校准不准确，后续量测数据会存在较大误差。
    • 图像分割：可对TEM图像中的不同区域（如不同材料层、刻蚀区域与非刻蚀区域）进行分割，通过设置灰度阈值、边缘检测等方法，自动或手动划分区域，便于对特定区域进行单独量测与分析，例如将晶圆的氧化硅层、硅基层、光刻胶层进行分割，分别测量各层厚度。
  3. 量测功能
    • 厚度量测：是软件最常用的功能之一，可精确测量TEM图像中各层材料的厚度，支持点到点、线到线等多种量测方式，例如测量氧化硅层的厚度时，可在氧化硅层的上、下界面分别绘制直线，软件自动计算两条直线之间的距离，即为氧化硅层厚度，量测精度可达纳米级别，满足半导体工艺对厚度量测的高精度要求。
    • 宽度量测：用于测量刻蚀图形的关键尺寸（如线条宽度、通孔直径），可在图像中绘制与图形边缘平行的直线，或使用圆形、矩形等工具框选图形，软件自动计算图形的宽度或直径，支持对同一图形的多个位置进行量测，计算平均值与标准差，评估关键尺寸的均匀性。
    • 角度量测：可测量刻蚀图形的侧壁角度、层间界面的倾斜角度等，通过在图像中绘制两条直线（如侧壁与晶圆表面的两条直线），软件自动计算两条直线之间的夹角，即为所需角度，角度量测精度可达0.1°，能满足刻蚀形貌控制的要求。
    • 距离与面积量测：支持测量图像中任意两点之间的距离、任意区域的面积，例如测量刻蚀沟槽的深度（两点距离）、刻蚀区域的面积等，为刻蚀工艺的全面评估提供数据支持。
    • 数据统计与导出：可对多次量测的数据进行统计分析，计算平均值、标准差、最大值、最小值等指标，并支持将量测数据导出为Excel、TXT等格式，便于后续数据处理与报告生成，例如将多个晶圆的刻蚀厚度量测数据导出，进行批次统计分析。

（四）TeamViewer软件

  1. 核心用途：一款远程控制软件，在刻蚀工艺开发与生产过程中，主要用于远程调试Recipe（工艺配方）和下达Job（工作任务），技术人员无需在机台现场，通过远程连接即可对机台进行操作，提高工作效率，尤其适用于多机台管理、跨区域技术支持等场景。
  2. 远程控制功能
    • 桌面共享：通过TeamViewer软件，技术人员可远程查看机台操作界面的桌面，实时了解机台的运行状态（如腔室状态、工艺参数显示、报警信息等），如同在现场操作一样，便于远程监控机台运行情况，及时发现异常。
    • 远程操作：支持远程控制机台操作界面的鼠标与键盘，技术人员可在远程计算机上对机台进行操作，如加载Recipe、修改工艺参数（需权限授权）、启动/停止刻蚀工艺、查看工艺数据等，实现远程调试Recipe，例如当需要调整某一气体流量参数时，可远程在机台Recipe编辑界面进行修改，并应用到工艺中。
    • 文件传输：支持在远程计算机与机台控制计算机之间传输文件，如将新编写的Recipe文件传输到机台控制计算机，或将机台采集的工艺数据文件（如.dc文件、.svd文件）传输到远程计算机进行分析，文件传输速度快、稳定性高，确保数据与Recipe的快速共享。
  3. Job管理功能
    • Job下达：技术人员可通过远程操作，在机台的Job管理界面上下达工作任务（Job），包括选择待刻蚀晶圆的批次、指定使用的Recipe、设置刻蚀的晶圆数量等，下达Job后，机台会自动按照Job指令执行刻蚀工艺，无需现场人员干预，提高生产效率。
    • Job监控：远程监控已下达Job的执行进度，包括当前刻蚀的晶圆数量、每个晶圆的刻蚀状态（如正在刻蚀、刻蚀完成、刻蚀异常）、剩余刻蚀时间等，若Job执行过程中出现异常（如机台报警、刻蚀参数异常），技术人员可远程及时处理（如暂停Job、调整参数、重启工艺），减少异常对生产的影响。
    • Job记录查询：支持远程查询历史Job的执行记录，包括Job编号、执行时间、使用的Recipe、刻蚀晶圆数量、工艺结果（如刻蚀速率、关键尺寸等）等信息，便于追溯工艺过程，分析Job执行情况，为工艺优化与质量控制提供依据。
  4. 安全性与权限管理
    • 加密传输：TeamViewer软件采用高强度加密技术（如256位AES加密）对远程连接过程中的数据进行加密，确保远程操作与文件传输的安全性，防止工艺参数、Recipe等敏感信息泄露。
    • 权限控制：支持设置不同用户的权限（如管理员权限、操作权限、查看权限），管理员可根据用户角色分配相应权限，例如现场操作人员仅拥有Job执行与查看权限，技术人员拥有Recipe调试与Job管理权限，确保远程操作的安全性与规范性，避免误操作或未授权操作导致的工艺异常或机台故障。
    • 连接日志：记录所有远程连接的日志信息，包括连接时间、连接用户、操作内容、断开时间等，便于后期审计与追溯，若出现安全问题或操作失误，可通过连接日志查找原因。

四、刻蚀常用术语及缩写

英文全称 缩写 详细释义 应用场景
Endpoint Detection EPD 终点检测，是在刻蚀过程中实时监测刻蚀状态，准确判断刻蚀是否达到预设深度或目标材料是否被完全刻蚀掉的技术，核心目的是避免过刻蚀（损伤底层材料）或刻蚀不足（影响器件性能），常用检测手段包括OES（光子发射光谱）和IEP（干涉法终点检测） 所有等离子体刻蚀工艺中均需使用，如金属层刻蚀、介质层刻蚀、硅刻蚀等，是保障刻蚀精度与质量的关键环节，例如在刻蚀二氧化硅介质层时，通过EPD精确判断刻蚀终点，避免刻蚀过度损伤底层硅衬底
(Optical) Critical Dimention (O)CD (光学)关键尺寸，指刻蚀后晶圆表面图形的关键特征尺寸，如线条宽度、通孔直径、沟槽深度等，其中“光学”前缀表示可通过光学测量手段（如光学显微镜、散射仪）进行测量，CD是决定半导体器件电学性能（如电流密度、击穿电压、开关速度）与可靠性的核心参数 半导体器件制造的全流程，从光刻工艺后的光刻胶图形检测，到刻蚀后的图形量测，均需关注(O)CD，例如在FinFET器件制造中，Fin的宽度（关键尺寸）直接影响器件的驱动电流与漏电特性，需严格控制
Optical Emission Spectroscopy OES 光子发射光谱，是一种常用的EPD（终点检测）技术，其原理是利用等离子体中激发态粒子在驰豫过程中发射特定波长光子的特性，通过检测特定波长光子的强度变化，判断刻蚀过程中反应物种或产物物种的浓度变化，进而确定刻蚀终点 适用于大多数等离子体刻蚀工艺，尤其适用于刻蚀过程中存在明显特征光谱变化的场景，如刻蚀金属（如铝、铜）时，金属离子会发射特定波长的光子，当金属层刻蚀完毕，该波长光子强度骤降，即可判断为刻蚀终点；也可用于监测刻蚀过程的稳定性，通过观察光子强度波动判断等离子体是否稳定
Interferometric Endpoint IEP 激光干涉测量（干涉法终点检测），是另一种重要的EPD技术，基于光的干涉原理，将一束单色光（如激光）照射到晶圆表面，光在晶圆表面与底层材料界面发生反射，两束反射光产生干涉，形成干涉条纹，随着刻蚀进行，晶圆表面厚度变化，干涉条纹的位置与强度也随之变化，通过检测干涉条纹的变化特征，确定刻蚀终点 适用于刻蚀厚度均匀、界面清晰的薄膜材料，尤其在OES检测效果不佳的场景（如刻蚀过程中无明显特征光谱变化的材料）中优势明显，例如在刻蚀氮化硅薄膜时，若OES难以找到特征波长，可采用IEP，通过监测干涉条纹变化判断刻蚀深度，达到预设深度即停止刻蚀
Poly / 多晶硅，是由硅原子组成的多晶结构半导体材料，具有良好的导电性与半导体特性，在半导体器件中常用作栅极材料（如MOSFET的栅极）、电阻、电容电极等，多晶硅的掺杂浓度可调节其电阻率，满足不同器件的电学需求 半导体器件制造中的多个环节，如栅极刻蚀（将多晶硅薄膜刻蚀成栅极图形）、电容器电极制备等，例如在传统MOSFET器件中，多晶硅栅极的刻蚀精度直接影响器件的阈值电压与开关特性
Ox / 二氧化硅（Silicon Dioxide），是一种绝缘性能良好的无机氧化物材料，在半导体器件中主要用作介质层，如栅氧化层（MOSFET中栅极与衬底之间的绝缘层）、层间介质层（不同金属层之间的绝缘层）、钝化层（器件表面的保护层）等，二氧化硅具有化学稳定性高、与硅衬底结合性好等优点 半导体制造中的介质层刻蚀、薄膜沉积等环节，如栅氧化层的制备（通过热氧化或沉积形成二氧化硅薄膜）、层间介质层的刻蚀（刻蚀出通孔或沟槽，用于金属互连），例如在金属互连工艺中，需刻蚀二氧化硅层形成通孔，以便后续沉积金属实现不同层之间的电连接
PR / 光刻胶（Photoresist），是一种对光敏感的高分子聚合物材料，在光刻工艺中，通过涂胶、曝光、显影等步骤，在晶圆表面形成与掩膜版图形一致的光刻胶图形，该图形作为刻蚀工艺的掩膜，保护下方材料不被刻蚀，刻蚀完成后需去除光刻胶 光刻工艺与刻蚀工艺的衔接环节，是刻蚀工艺的关键掩膜材料，适用于所有需要图形转移的刻蚀工艺，如硅刻蚀、金属刻蚀、介质刻蚀等，例如在刻蚀硅衬底形成沟槽时，光刻胶图形会保护不需要刻蚀的区域，仅让沟槽区域的硅被刻蚀
Nit / 氮化硅（Silicon Nitride），是一种硬度高、化学稳定性好、绝缘性能优良的陶瓷材料，在半导体器件中常用作掩膜层（如在硅的局部氧化工艺中作为掩膜，阻止氧气与硅反应）、钝化层（保护器件表面，防止水汽与杂质侵入）、电容器介质层（利用其高介电常数特性）等 半导体制造中的掩膜工艺、钝化工艺、刻蚀工艺等环节，如在局部氧化硅（LOCOS）工艺中，氮化硅作为掩膜层；在刻蚀工艺中，氮化硅也可作为刻蚀掩膜或底层保护材料，例如在刻蚀二氧化硅层时，若底层为硅，可采用氮化硅作为过渡层，提高刻蚀选择比
Foup / 前开式晶圆盒（Front-Opening Unified Pod），是一种用于存放、运输晶圆的密封容器，具有防尘、防污染、防静电的功能，FOUP的开口朝向正面，便于机台的机器人自动取放晶圆，其内部可容纳25片晶圆（标准规格），是半导体制造中晶圆传输与存储的标准容器 晶圆在工厂内的传输、存储以及机台之间的晶圆转移环节，例如晶圆从光刻工艺车间传输到刻蚀工艺车间时，需存放在FOUP中；刻蚀机台的Load Port（装载端口）用于放置FOUP，机器人从FOUP中取出晶圆送入机台进行刻蚀，刻蚀完成后再将晶圆送回FOUP
Coupon / 晶圆小样（测试晶圆），是一种专门用于工艺测试、参数校准、设备调试的晶圆，通常不用于制造正式器件，Coupon的尺寸与正式晶圆相同或较小，表面可制备特定的测试图形或薄膜，通过对Coupon进行刻蚀等工艺，测试工艺参数（如刻蚀速率、选择比、均匀性）、评估设备性能，或优化工艺条件 刻蚀工艺开发、设备维护与校准、工艺监控等场景，例如在开发新的刻蚀工艺时，先在Coupon上进行多次实验，调整气体流量、射频功率等参数，测试刻蚀效果，确定最优工艺参数后，再应用到正式晶圆上；设备维护后，也需使用Coupon进行测试，确保设备性能恢复正常
Electron Energy Distribution EED 电子能量分布，指等离子体中电子的能量分布状况，通常用电子能量分布函数（Electron Energy Distribution Function，EEDF）表示，EEDF描述了不同能量电子的数量占比，电子能量分布直接影响等离子体中的电离、激发、分裂等反应的速率，进而影响刻蚀速率、刻蚀选择性等工艺结果 等离子体刻蚀工艺的机理研究、工艺参数优化等场景，例如通过测量EED，分析不同射频功率、气体种类对电子能量分布的影响，进而理解这些参数如何影响刻蚀反应，为工艺优化提供理论依据；在开发新的刻蚀工艺时，也需研究EED与刻蚀效果的关系
Ion Energy Distribution IED 离子能量分布，指等离子体中离子的能量分布状况，通常用离子能量分布函数（Ion Energy Distribution Function，IEDF）表示，IEDF描述了不同能量离子的数量占比，离子能量是影响刻蚀过程物理轰击作用的关键因素，离子能量分布会影响刻蚀的各向异性、刻蚀速率、晶圆表面损伤程度等 等离子体刻蚀工艺的机理研究、刻蚀形貌控制、工艺参数优化等场景，例如在需要高各向异性刻蚀的工艺中，需控制IED，使大部分离子具有较高的能量且能量分布集中，增强垂直方向的离子轰击；在对晶圆损伤敏感的工艺中，需降低离子能量，或使能量分布更平缓，减少损伤
ESC / 静电卡盘（Electrostatic Chuck），是刻蚀机台中用于固定、支撑晶圆的关键部件，通过在卡盘表面施加静电电压，产生静电引力将晶圆吸附在卡盘上，ESC内部通常集成了冷却通道（通入冷却液）和加热元件（如电阻丝），可精确控制晶圆的温度，同时部分ESC还会通入氦气（He），增强晶圆与卡盘之间的热传导 刻蚀工艺的晶圆固定与温度控制环节，所有需要进行刻蚀的晶圆都需通过ESC固定，例如在刻蚀过程中，ESC的静电吸附作用确保晶圆不会因离子轰击或气体流动而移动；ESC的温度控制功能保证晶圆温度稳定，避免温度波动影响刻蚀反应速率与选择性；氦气的通入可提高热传导效率，防止晶圆局部过热
Etch Rate ER 刻蚀速率，指单位时间内晶圆表面材料被刻蚀掉的厚度，是衡量刻蚀工艺效率的核心指标，计算公式为ER = h / t（h为刻蚀深度，t为刻蚀时间），刻蚀速率的大小与稳定性直接影响生产效率与刻蚀质量 所有等离子体刻蚀工艺的效率评估、工艺参数优化、生产进度安排等场景，例如在制定生产计划时，需根据刻蚀速率计算每个晶圆的刻蚀时间，合理安排生产流程；在优化工艺参数时，通过调整气体流量、射频功率等，使刻蚀速率达到设计要求（如满足生产效率，同时保证刻蚀均匀性）
Selectivity / 刻蚀选择比，指在同一刻蚀工艺条件下，不同材料的刻蚀速率之比，用于衡量刻蚀工艺对目标材料与非目标材料（如掩膜层、底层材料）的区分能力，选择比越高，表明刻蚀工艺对目标材料的刻蚀优先级越高，能更好地保护非目标材料 所有需要保护掩膜层或底层材料的刻蚀工艺，如介质层刻蚀（保护底层金属或硅）、金属层刻蚀（保护底层介质或光刻胶）、硅刻蚀（保护掩膜层如氮化硅）等，例如在刻蚀二氧化硅介质层时，需保证对底层硅的高选择比（如选择比>100:1），避免刻蚀二氧化硅时损伤硅衬底；在刻蚀金属铝层时，需保证对光刻胶的高选择比，确保光刻胶掩膜完好
Etch uniformity / 刻蚀均匀性，衡量晶圆表面不同区域刻蚀速率或刻蚀深度的一致性程度，通常用百分比表示（计算公式：(最大速率/深度 - 最小速率/深度)/(2×平均速率/深度)×100%），均匀性越好，表明晶圆各区域刻蚀结果差异越小，器件性能越稳定 所有对刻蚀均匀性有要求的刻蚀工艺，尤其在大尺寸晶圆（如12英寸及以上）、先进制程器件（如7nm、5nm）的刻蚀中，均匀性要求极高，例如在刻蚀逻辑器件的栅极时，需保证晶圆各区域栅极关键尺寸的均匀性（偏差<1%），否则不同区域器件的电学性能差异大，影响芯片整体性能；在刻蚀存储器件（如DRAM、NAND）的阵列结构时，均匀性差会导致存储单元性能不一致，影响存储容量与可靠性
Before Etch, Partial/Just/Over Etch / 刻蚀阶段划分术语，分别表示刻蚀前（未开始刻蚀，处于工艺准备阶段，如晶圆加载、腔室抽真空、气体预热等）、部分刻蚀（目标材料已开始刻蚀，但未达到预设刻蚀深度，仍在刻蚀过程中）、刻蚀到位（目标材料刚好刻蚀至预设深度，达到刻蚀终点，需停止刻蚀）、过刻蚀（超过刻蚀终点继续刻蚀，可能导致底层材料损伤、关键尺寸偏差等问题） 刻蚀工艺的过程监控与终点控制，技术人员通过EPD系统实时监测刻蚀阶段，确保在刻蚀到位阶段准确停止刻蚀，避免过刻蚀或刻蚀不足，例如在刻蚀金属通孔时，刻蚀到位后需立即停止，若过刻蚀，会损伤底层金属线，导致电路断路；若刻蚀不足，通孔未打通，影响互连性能
Loading / 负载（负载效应），指在刻蚀过程中，由于晶圆表面刻蚀区域的面积大小、图形密度不同，导致刻蚀形貌或刻蚀深度出现差异的现象，主要分为面积负载（刻蚀面积越大，刻蚀速率可能越慢）和图形密度负载（图形密度越高，刻蚀速率可能越慢） 图形密度差异大、高深宽比刻蚀的工艺场景，例如在刻蚀包含大面积刻蚀区域与小面积刻蚀区域的晶圆时（如芯片的外围电路区域与核心阵列区域），面积负载效应会导致两个区域刻蚀速率差异大，需通过工艺优化（如调整气体流量、等离子体密度）减小负载效应；在刻蚀高深宽比沟槽或通孔时（如3D NAND的深孔刻蚀），图形密度负载效应明显，需采用特殊工艺（如循环刻蚀-钝化）改善
Pulse Repetition Frequency PRF 脉冲频率，指在脉冲模式的等离子体刻蚀中，射频功率或气体供应的脉冲重复频率，即单位时间内脉冲的数量（单位：Hz），PRF决定了脉冲的周期（周期=1/PRF），脉冲模式可通过周期性地开启/关闭功率或气体，控制等离子体的产生与反应，减少晶圆损伤，改善刻蚀选择性 采用脉冲模式的刻蚀工艺，如对晶圆损伤敏感的材料刻蚀（如化合物半导体GaAs、InP）、高深宽比刻蚀、需要精确控制刻蚀形貌的工艺，例如在刻蚀化合物半导体时，采用低PRF（长脉冲周期），可减少离子轰击的持续时间，降低对半导体材料的损伤；在高深宽比刻蚀中，调整PRF可优化钝化层的形成与刻蚀平衡，改善侧壁形貌
Pulse Duty Cycle / 脉冲占空比，指在脉冲模式刻蚀中，脉冲开启时间（有效工作时间）占脉冲周期（开启时间+关闭时间）的百分比，计算公式为（开启时间/周期）×100%，占空比决定了单位周期内等离子体的有效作用时间，影响刻蚀速率、离子轰击能量与刻蚀选择性 与PRF配合使用，适用于脉冲模式的刻蚀工艺，例如在需要降低刻蚀速率、减少晶圆损伤的场景中，可减小占空比（如从50%降至20%），减少等离子体有效作用时间，降低刻蚀速率与离子轰击能量；在需要提高刻蚀速率，同时保证刻蚀选择性的场景中，可适当增大占空比，但需避免占空比过大导致损伤增加
Phase Difference / 脉冲相位差，指在采用多脉冲源（如双射频电源脉冲）的刻蚀工艺中，不同脉冲源之间的相位延迟时间，即一个脉冲源的脉冲开启时刻与另一个脉冲源的脉冲开启时刻之间的时间差，相位差会影响等离子体中电子与离子的能量分布、反应物种的浓度变化，进而影响刻蚀速率、选择性与形貌 采用多脉冲源的复杂刻蚀工艺，如ICP刻蚀机台同时使用源射频脉冲与偏压射频脉冲时，通过调整两者的相位差，可优化等离子体密度与离子轰击能量的协同作用，例如调整相位差使源射频脉冲（产生等离子体）与偏压射频脉冲（加速离子）在特定时刻同步，增强离子轰击效果，提高刻蚀速率与各向异性
Active-glow period / 打开功率，激发阶段，指在脉冲模式刻蚀中，射频功率开启的时间段，在此阶段，射频能量输入腔室，激发气体电离形成等离子体，产生活性反应物种（如离子、自由基），这些物种与晶圆表面材料发生化学反应与物理轰击，实现刻蚀，是刻蚀过程的主要工作阶段 脉冲模式刻蚀工艺的活性刻蚀阶段，该阶段的持续时间（由占空比与PRF决定）、功率大小直接影响刻蚀速率与刻蚀效果，例如在Active-glow period内，功率越高，等离子体密度与活性越强，刻蚀速率越快；持续时间越长，单位周期内刻蚀量越多
After-glow period / 功率关闭阶段，指在脉冲模式刻蚀中，射频功率关闭的时间段，在此阶段，腔室内的等离子体逐渐衰减，活性反应物种浓度下降，刻蚀反应速率降低或停止，但部分未反应的物种可能继续与晶圆表面发生反应，或在晶圆表面形成钝化层（如聚合物层），该阶段主要用于调整刻蚀与钝化的平衡，改善刻蚀形貌 脉冲模式刻蚀工艺的钝化与调整阶段，尤其在高深宽比刻蚀中，After-glow period内形成的钝化层可保护沟槽侧壁，抑制侧向刻蚀，例如在刻蚀深沟槽时，Active-glow period进行刻蚀，After-glow period形成钝化层，循环进行，可实现高深宽比、垂直侧壁的刻蚀形貌
Pulse Period / 总脉冲时间，指在脉冲模式刻蚀中，一个完整脉冲的持续时间，即脉冲开启时间（Active-glow period）与关闭时间（After-glow period）之和，计算公式为周期=1/PRF（PRF为脉冲频率），脉冲周期决定了脉冲模式的时间节奏，影响刻蚀的稳定性与效率 脉冲模式刻蚀工艺的时间参数设定，与PRF、占空比共同决定脉冲模式的特性，例如在需要精细控制刻蚀过程的场景中，可选择较短的脉冲周期（高PRF），提高时间分辨率，便于实时调整刻蚀状态；在需要减少晶圆损伤的场景中，可选择较长的脉冲周期（低PRF），增加After-glow period时间，促进钝化层形成
Etch per Cycle EPC 一个循环的蚀刻量，指在循环刻蚀工艺（如脉冲循环刻蚀、刻蚀-钝化循环刻蚀）中，每完成一个完整的刻蚀循环（如一个Active-glow period + 一个After-glow period，或一个刻蚀步骤 + 一个钝化步骤），晶圆表面材料被刻蚀掉的厚度，EPC是衡量循环刻蚀工艺效率的关键指标 循环刻蚀工艺，尤其在高深宽比刻蚀、需要精确控制刻蚀深度的工艺中，例如在3D NAND闪存的深孔刻蚀中，采用刻蚀-钝化循环工艺，每个循环的EPC约为几纳米，通过控制循环次数（总刻蚀深度=EPC×循环次数），可精确控制刻蚀深度，同时保证深孔的垂直侧壁与表面质量；EPC的稳定性直接影响总刻蚀深度的精度，若EPC波动大，总刻蚀深度偏差也会增大
MOSFET / 金属-氧化物-半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor），是一种常见的半导体器件，由源极（Source）、漏极（Drain）、栅极（Gate）和衬底（Substrate）组成，通过在栅极施加电压，控制源漏极之间的电流，实现开关或放大功能，是构成数字电路（如CPU、内存）与模拟电路的基本单元 半导体器件制造的核心环节，包括光刻、刻蚀、薄膜沉积、掺杂等工艺，刻蚀工艺在MOSFET制造中用于形成栅极图形（刻蚀多晶硅或金属栅极材料）、源漏极区域图形（刻蚀介质层形成

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