Xilnx FPGA 资源结构
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fpga 主要资源
CLB 的结构
图中展示的是一个数字电路设计的部分，通常用于FPGA（现场可编程门阵列）设计。以下是图中关键名词的解释：
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LUT (Look-Up Table)：查找表，是一种可编程的数字电路元件，用于实现组合逻辑。LUT可以根据输入信号的组合，通过查找预先设定的输出值来实现逻辑功能。
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MUX (Multiplexer)：多路复用器，是一种选择器电路，可以从多个输入信号中选择一个输出。它通常用于数据选择和路径选择。
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CARRY4：这是一个4位的进位生成器，用于二进制加法器中。它负责生成和传播进位信号，以便在多位加法运算中正确计算结果。
CARRY4模块中的信号：- CI (Carry In)：进位输入，用于多位加法器中，表示从低位传来的进位信号。
- CO (Carry Out)：进位输出，表示当前位加法产生的进位，可以传递给高位。
- S (Sum)：和，表示两个输入位X和Y以及进位输入CI相加的结果。
- DI (Data In)：数据输入，用于存储或传递数据。
- CYINIT (Carry Initialize)：进位初始化，用于设置初始的进位值。
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FF (Flip-Flop)：触发器，是一种具有记忆功能的数字电路元件，可以存储一位二进制信息。触发器通常用于时序逻辑电路中，如计数器和寄存器。D触发器 (D Flip-Flop)：这是一种触发器，它在时钟信号的上升沿或下降沿捕获D输入的值，并将其存储在输出Q中。D触发器常用于数据同步和存储。
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SliceM 和 SliceL：Slice 根据LUT的不同分为SliceM(M:memory 其内部的LUT可读可写, 可以实现移位寄存器和DRAM等功能) 和 SliceL(L: logic 内部LUT 只读只能实现基本查找表逻辑). 通常CLB中的slicem: sliceL是2:1.
LUT 查找表
预先把真值表存在ram里, 通过输入,也就是地址, 来选择输出, 从而实现各种不同的组合逻辑.
六输入的LUT由两个5输入的构成.
所以, 一个32位的位移可以由一个可读写的5输入LUT配置而成(只能左移,为什么?为未研究): 5输入LUT刚好有32位的RAM, 先把数据存在RAM,最后再串行输出
FF 触发器
两种FF, 一种可以作为latch(锁存器用, 基本不会用), 一种不能. 通常都是用D触发器, D触发器又分为4种: 异步复位 FDCE,异步置位FDPE,同步复位FDRE,同步置位FDSE.
其中, 异步和同步会分开布线, 所以同一设计尽量不要异步同步大量混用.
always @(posedge clk or negedge rst_n) begin // 敏感列表里有复位, 所以复位信号一来,里面就复位.if (!rst_n) beginq <= 0; // 异步复位
always @(posedge clk) begin // 敏感列表里没有reset, 所以只有在clk上升沿来的时候才会复位if (!rst_n) beginq <= 0; // 同步复位
同步复位缺点: 不能立即复位
异步复位缺点: 可能引入亚稳态, 复位信号在时钟变化的边沿到来. 增加时序分析难度.
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