入门数字设计的时候，跨时钟域的数据处理是绕不开的课题，特别是多比特数据跨时钟域时，都会采用异步FIFO的方法。
异步FIFO中涉及较多的考点这里记录几个以供大家参考。
1. 异步FIFO的空满判断分别在哪个域？
根据异步FIFO的结构，可以很清楚的分析出，在进行空满判断的时候是通过对读写指针的比较来判断空满的情况。但因为读写时钟域的不同，读写指针在跨时钟域的时候会使用同步器进行同步处理。所以往往写时钟域的写指针较读指针来说是实时的，因为读指针实际上是2拍之前的值了，所以会在写时钟域来判断满的情况。反之在读时钟域判断空的情况。但是判断空满会存在延迟即"虚空"和“虚满”的情况。这样是否是有问题的呢？这样虽然会影响FIFO的性能，但是并不会使FIFO的功能出错，因为满的时候不会继续写入，空的时候不会继续读取，不会导致FIFO功能出错。
异步空满判断因为格雷码的对称性：
满：高位不同，次高位不同，低位相同。
空：全相同。
2. 为什么要将二进制转换成格雷码来进行读写指针的传递呢？
这里需要突出的是格雷码的特性，每次状态跳变时只有一位变化，在能够保证bus skew的前提下，即使是在跨时钟域时，也能避免因多位同时变化而导致的错误状态。因为只有1位跳变的话，即使是发生亚稳态的情况，最差是状态不变。但如果是多位变化情况就不一定。
3.如果没有保证格雷码的时序会出现什么问题呢？
正常情况下的跨时钟域
格雷码各bit之间存在较大偏移的情况，bit0_delay > bit1_delay > bit2_delay，且这些bit之间的skew大于clk_wr，出现了010->111多bit位跳变的情况，111->110错误跳变的情况。
由上可知当各bit之间的skew较大的时候无法发挥格雷码的特性且可能会出现错误的情况。所以需要在设计的时候保证各bit之间的skew关系。所以为了避免过大的skew，可以对mult-bit设置set_max_delay，将延时限制在有效的范围内。
查阅网上有些同学说需要保证将限制设置在读写时钟中最快时钟周期的一半，或者设置成源端时钟的一半，或者设置成源端时钟的倍数且bit间的skew明显小于一个源端时钟周期。
使用ateris的工具里面建议的是在pre-CTS的时候set_max_delay设置成源端时钟周期。在Post-CTS的时候需要保证(CLK_A+Delay)Skew < Ttxclk - CLK_B(skew)即保证单个bit的传输必须不能超过其他bit。
我们来分析一下这个公式的由来，如果是在pre-CTS阶段，时钟网络是ideal的不存在CLK_A和CLK_B的skew，Delay小于Ttxclk即可。那为什么不是像网上提到的那样约束比较严格呢？
分情况讨论这样的情况：
1)如果是慢时钟往快时钟传：
下面是慢时钟周期每个cycle打一个数据，可以看到快时钟采样要么是下一个状态要么是当前状态。只要每个bit的延迟不超过源时钟即可。
2)如果是快时钟往慢时钟传：
可以看到慢时钟域实际上看到的格雷码跳变是，0000->0001->0110，发生了3个bit同时跳变的情况，但是0110并不是从0001直接跳变而来的，而是在中间周期稳定了一个源端时钟周期之后跳变的，所以有风险的只有bit2，并且即使恢复成0或者1对FIFO的判断也没有影响。所以保证各个状态之间没有重叠也不会影响功能，所以设置成源端时钟周期即可。
还有个博主提到了如下情况：
当快慢时钟域之间频率差距过大的时候，会出现慢时钟域的有效沿采样的时候，有较多bit发生跳变的情况。
假设慢时钟域的有效亚稳态窗如上，假设为10%，快时钟域的状态至少撑满一个亚稳态窗。其实这个窗应该就是setup和hold满足时的区间。
4.如果深度是不是2^n应该如何设置格雷码的跳变？
同步fifo里，深度任意可配的同步fifo里使用了两个非饱和的cnt计数器记录读写地址指针，waddr和raddr均比实际地址多一位，最高位用来指示套圈情况。当waddr和raddr的最高位相同时，fifo_cnt = waddr-raddr；当waddr和raddr的最高位相反时，fifo_cnt = DEPTH + waddr[ADDR_WIDTH-1:0] - raddr[ADDR_WIDTH-1:0]。最高位作为标志位，当低位计数到DEPTH-1时，高位翻转。
assign waddr_d_h = (waddr[DP_WD-1:0] == DEPTH-1) ? ~waddr[DP_WD] : waddr[DP_WD];
assign waddr_d_l = (waddr[DP_WD-1:0] == DEPTH-1) ? 0 : waddr[DP_WD-1:0] + 1;
always @(posedge clk or negedge rst_n)beginif(~rst_n) waddr <= 0;else if(wenc) waddr <= {waddr_d_h, waddr_d_l};
end异步fifo中，如何仍然采用上面的方法就有可能出现非相邻的跳转，会出现多bit跳变的情况。
由上图可以看到格雷码对称性的特性。
根据这个特性假设现在的深度为5，那可知当计数到4的时候即格雷码0110时，下一个状态应该跳转到11即格雷码1110，才能保证只出现单bit的跳转。
偏移的规律是5的话2^3=8，8-5=3，8+3=11。
parameter DEPTH = 11;
parameter WIDTH = $clog2(DEPTH);//4
parameter DEPTH_TO2 = 2 ^ WIDTH;//16
parameter SHIFT = DEPTH_TO2 - DEPTH;//16-11=5
