如何避免偶然的锁存器和%0h 如果用到if语句,最好写上else项。如果用case语句,最好写上default项。遵循上面两条原则, 就可以避免发生这种错误,使设计者更加明确设计目标,同时也增强了Verilog程序的可读性 可以通过在%和表示进制的字符中间插入一个0自动调整显示输出数据宽度的方式。见 下例: $display(“d=%0h a=%0h”,data,addr); 这样在显示输出数据时,在经过格式转换以后,总是用最少的位数来显示表达式的当前值 欢迎关注我,关于FPGA的问题欢迎留言讨论!