SystemVerilog声明的位置

1、包（package）
(1)包的定义
SystemVerilog的包在package和endpackage之间定义
包中可以包含的可综合的结构有
（1）parameter和localparam常量定义
（2）const变量定义
（3）typedef用户定义类型
（4）全自动task和function定义
（5）从其他包中import语句
（6）操作符重载定义

在包中还可以进行全局变量声明、静态任务定义和静态函数定义。但是这些是不可综合的。

包是一个独立的声明空间，不需要包含在Verilog模块中。

package definitions;paramter VERSION = "1.1";typedef enum{ADD,SUB,MUL} opcodes_t;typedef struct{logic [31:0] a,b;opcodes_t opcode;}instruction_t;function automatic [31:0] multiplier(input [31:0] a,b);//用户定义的32位乘法return a*b;endfunction
endpackage

包中的参数不能重新定义
包中可能包含parameter、localparam和const等常量定义。paramter和localparam常量是Verilog结构。const常量是SystemVerilog常量。在Verilog中，模块（module）的每个实例可以对paramter常量重新定义，但不能对localparam常量重新定义。但是在包中的paramter不能被重新定义，因为它不是模块实例的一部分。在包中,parameter和localparam是相同的。

（2）引用包的内容
模块和接口可以用四种方式引用包中的定义个声明
（1）用范围解析操作符直接引用
（2）将包中特定子项导入到模块或接口中。
（3）用通配符导入包中的子项到模块或接口中
（4）将包中子项导入到$unint声明域中

：：用来引用包中的子项

使用作用域解析操作符进行包的引用
相对于Verilog，SyetemVerilog增加了作用域解析操作符“：：”。这一操作符允许通过包的名称直接引用包，然后选择包中特定的定义或声明。包名和包中子项由双冒号（：：）隔开。

使用：：作用域解析操作符进行包的引用（有利于源代码的可读性，但是，当包中的一项或多项需要在模块中多次引用时，每次显示地引用包的名称太过于麻烦了，我们可能希望将包中子项导入到设计块中）

module ALU
(	input definitions::instruction_t IW,input logic clock,output logic[31:0]  result
);
always_ff @(posedge clock)
begincase(IW.opcode)definitions::ADD  : result = IW.a + IW.b;definitions::SUB  : result = IW.a - IW.b;definitions::MUL  : result = definitions::multiplier(IW.a,IW.b);endcase
end
endmodule

导入包中的特定子项
SystemVerilog允许用import语句将包中特定子项导入到模块中。当包中定义或声明导入到模块或接口中时，该子项在模块或接口内是可见的，就好像它是该模块或接口内是可见的，就好像它是该模块或接口中的一个局部定义名一样，这样就不需要每次引用包中子项时都显示引用包名。导入包定义或声明可以简化模块中的代码。

module ALU
(	input definitions::instruction_t IW,input logic clock,output logic[31:0]  result
);
import definitions::ADD;
import definitions::SUB;
import definitions::MUL;
import definitions::multiplier;
always_comb @(posedge clock)
begincase(IW.opcode)ADD  : result = IW.a + IW.b;SUB  : result = IW.a - IW.b;MUL  : result = multiplier(IW.a,IW.b);endcase
end
endmodule

注意：导入枚举类型定义并不导入那个定义使用的元素

import definitions::opcode_t //该导入语句不会起作用

这个导入语会使用户定义的类型opcode_t在模块中可见。但是它不会使opcode_t中使用的枚举元素可见。为了使元素在模块内成为可见的局部名称，每个枚举元素必须显示导入。当有许多子项需要从包中导入时，使用通配符导入更使用。

包中子项的通配符导入
SystemVerilog允许包中子项使用统配符导入，而不用指定包中子项名称，通配符记号是一个星号（*）

import definitions::*;//通配符导入
//通配符导入可使包中所有子项都成为可见的
//通配符导入并不自动导入整个包

当使用通配符导入包中子项时，只有在模块或接口中实际使用子项才会被真正导入。没被引用的包中的定义和声明不会被导入。
模块或接口内的局部定义和声明优先于通配符导入。包中指定子项名称的导入也优先于通配符导入。从设计者的角度来看通配符导入只是简单地将包添加到标识符（identifier）搜索规则中。软件工具先搜索局部声明，然后在通配符导入的包中搜索，最后工具将在$unit声明域中搜索。

module ALU
(	input definitions::instruction_t IW,input logic clock,output logic[31:0]  result
);
import definitions::*;//通配符导入always_comb @(posedge clock)
begincase(IW.opcode)ADD  : result = IW.a + IW.b;SUB  : result = IW.a - IW.b;MUL  : result = multiplier(IW.a,IW.b);endcase
end
endmodule

对于模块中端口IW，包名仍须显示引用，因为不能在关键字module和模块端口定义之间加入一个import语句。但是有一种方法可以避免在端口列表中显示引用包的名称，那就是使用$unit声明域。

为了综合，包中的任务和函数必须是自动的
当模块引用一个包中定义的任务或函数时，综合会复制该任务或函数的功能并把它看做是已经在模块中定义了的。为了能够综合，包中定义的任务和函数必须声明为automatic,并且不能包含静态变量。这是因为自动任务和函数的储存区在每次调用时才会分配。因此引用包中自动任务或函数的每个模块看是不是被其他模块共享的该任务或函数储存区的唯一副本。这就保证了综合前对包中任务或函数引用的仿真行为与中和后的行为相同，综合后，这些任务或函数的功能就在引用的一个或多个模块中实现。
综合不支持包中变量声明。仿真时，包中的变量会被导入该变量的所有模块共享。一个模块向量写值，另一模块看到的就将是新值。这类不通过模块端口传递数据的模块间通信是不可综合的。