FWFT-FIFO的同步和异步verilog代码

//-----------------------------------------------------------------------------
// File Name   : fifo_sync.v
//-----------------------------------------------------------------------------
//参数化同步FIFO。DEPTH可以是任何大于0的整数值。实际使用的内存深度是depth,如果depth不是2的幂,
//则四舍五入到下一个2的幂。然而,满/空标志将表现得好像实际深度是depth。
//例如,DEPTH = 1000将使用ram大小WIDTH x 1024,但当level = 1000并且不执行后续写入时,
//将断言full flag。
//
// XST will synthesize to a block RAM if the size is large enough.
//
// parameter ranges:
//
// DEPTH    powers of 2, > 1
// WIDTH    > 0
//
// Actual write depth   = DEPTH
// Read latency         = 1
//
//=============================================================================module fifo_sync_fwft
#(parameter RAM_STYLE = "block", //block, distributed, or ultraparameter WIDTH = 8,parameter DEPTH = 1024
)
(// use 'old style' ports since 'level' needs a calculated widthinput sreset,input clk,input wr_en,input [WIDTH-1:0] wr_data,output reg full = 1'b0,output reg alm_full = 1'b0,output reg overflow = 1'b0,input rd_en,output [WIDTH-1:0] rd_data,output reg empty = 1'b1,output reg underflow = 1'b0,output reg [$clog2(DEPTH+1)-1:0] level = 0);// `include "sv_clog2.vh"localparam LVL_WID = $clog2(DEPTH+1);localparam AWID = $clog2(DEPTH);// variable length constantslocalparam [LVL_WID-1:0] LEVEL_ZERO = {LVL_WID {1'b0}};localparam [LVL_WID-1:0] LEVEL_ONE  = {{LVL_WID-1 {1'b0}}, 1'b1};localparam [AWID-1:0] PTR_ZERO      = {AWID {1'b0}};localparam [AWID-1:0] PTR_ONE       = {{AWID-1 {1'b0}}, 1'b1};// pointersreg [AWID-1:0]  wr_ptr = PTR_ZERO;reg [AWID-1:0]  rd_ptr = PTR_ZERO;reg [AWID-1:0]  rd_ptr_plus1 = PTR_ONE;// RAMreg wren_q1;reg [AWID-1:0] wr_ptr_q1;reg [WIDTH-1:0] wr_data_q1;reg take_new;reg [WIDTH-1:0] rd_data_mem = {WIDTH {1'b0}};reg [WIDTH-1:0] rd_data_new;// round up to the next power of 2 for depths which are not a power of 2(* ram_style = RAM_STYLE *)reg [WIDTH-1:0] mem [(1 << AWID)-1:0];// write pointeralways @(posedge clk)if(sreset == 1'b1)wr_ptr <= PTR_ZERO;else if(wr_en == 1'b1 && full == 1'b0)wr_ptr <= wr_ptr + 1;// read pointeralways @(posedge clk)if(sreset == 1'b1) beginrd_ptr         <= PTR_ZERO;rd_ptr_plus1   <= PTR_ONE;endelse if(rd_en == 1'b1 && empty == 1'b0) beginrd_ptr         <= rd_ptr_plus1;rd_ptr_plus1   <= rd_ptr_plus1 + PTR_ONE;end// fullalways @(posedge clk) beginif(sreset == 1'b1)full <= 1'b0;// assert when level is 1 less than// the depth and a write occurs and// no read occurselse if(wr_en == 1'b1 && rd_en == 1'b0 && level == (DEPTH-1))full <= 1'b1;// de-assert when a read occurs since a write// is not honored when full == 1else if(rd_en == 1'b1)full <= 1'b0;end// alm_full, asserted when level greater than 3/4 Depthalways @(posedge clk) beginif(sreset == 1'b1)alm_full <= 1'b0;else if(level >= (3*DEPTH>>2))alm_full <= 1'b1;elsealm_full <= 1'b0;end// emptyalways @(posedge clk)if(sreset == 1'b1)empty <= 1'b1;// assert when the level is 1 and a read occurs, but no write occurselse if(rd_en == 1'b1 && wr_en == 1'b0 && level == LEVEL_ONE)empty <= 1'b1;// deassert when a write occurs since a read is not honored when empty = 1else if(wr_en == 1'b1)empty <= 1'b0;// levelalways @(posedge clk)if(sreset == 1'b1)level <= LEVEL_ZERO;else begincase({(wr_en & ~full),(rd_en & ~empty)})2'b00: level <= level;2'b01: level <= level - LEVEL_ONE;2'b10: level <= level + LEVEL_ONE;2'b11: level <= level;endcaseend// overflow// the write fails when the FIFO is in resetalways @(posedge clk)if(sreset == 1'b1)overflow <= wr_en;elseoverflow <= wr_en & full;// underflow// the read fails when the FIFO is in resetalways @(posedge clk)if(sreset == 1'b1)underflow <= rd_en;elseunderflow <= rd_en & empty;//---------------------------------- RAM -----------------------------------// for XST to synthesize to a BRAM, the write address must be latchedalways @(posedge clk)beginwren_q1     <= wr_en & ~full;wr_data_q1  <= wr_data;wr_ptr_q1   <= wr_ptr;endalways @(posedge clk)if(wren_q1 == 1'b1)mem[wr_ptr_q1] <= wr_data_q1;// Since the write is delayed by 1 clock,reading a memory cell that // was written on the previous cycle will not return the new data.// To prevent this, return the data that was just written instead of // the memory cell contents.// check for read after write on same memory addressalways@(posedge clk) begin// if the address of the desired memory cell (rd_ptr_plus1) is a pending write, forward the data that is still in the pipe to the outputif(rd_en == 1'b1 && empty == 1'b0) beginif(rd_ptr_plus1 == wr_ptr || rd_ptr_plus1 == wr_ptr_q1) begintake_new <= 1'b1;endelsetake_new <= 1'b0;if(rd_ptr_plus1 == wr_ptr)rd_data_new <= wr_data;else if(rd_ptr_plus1 == wr_ptr_q1)rd_data_new <= wr_data_q1;end// if the address of the desired memory cell (rd_ptr) is a pending write, forward the data that is still in the pipe to the outputelse begin// rd_ptr == wr_ptrif(empty == 1'b1 || (rd_ptr == wr_ptr_q1 && wren_q1 == 1'b1))take_new <= 1'b1;elsetake_new <= 1'b0;if(rd_ptr == wr_ptr)rd_data_new <= wr_data;else if(rd_ptr == wr_ptr_q1)rd_data_new <= wr_data_q1;endendalways @(posedge clk)if(rd_en == 1'b1 && empty == 1'b0)rd_data_mem <= mem[rd_ptr_plus1];elserd_data_mem <= mem[rd_ptr];assign rd_data = take_new ? rd_data_new : rd_data_mem;endmodule

上面是同步FWFT-FIFO的verilog手写代码,这种FIFO的一般用于低延时场景,优点是读使能与读数据是同步输出的,没有时延。

module fifo_async_fwft
#(parameter WIDTH = 8,parameter DEPTH = 1024
)
(// use 'old style' ports since// wr_level and rd_level need a calculated widthreset,wr_clk,wr_en,wr_data,wr_full,wr_overflow,wr_level,rd_clk,rd_en,rd_data,rd_empty,rd_underflow,rd_level
);// `include "sv_clog2.vh"localparam AWID = $clog2(DEPTH);// variable length constantslocalparam [AWID-1:0] ZERO = {AWID {1'b0}};localparam [AWID-1:0] ONE  = {{AWID-1 {1'b0}}, 1'b1};function [AWID-1:0] bin2gray;input [AWID-1:0] bin;beginbin2gray = (bin >> 1) ^ bin;endendfunctionfunction [AWID-1:0] gray2bin;input [AWID-1:0] gray;integer i;begingray2bin = gray;for(i = 1; i < AWID; i = 2 * i)gray2bin = gray2bin ^ (gray2bin >> i);endendfunction// PORTS// asynchronous resetinput reset;// wr_clk domain portsinput wr_clk;input wr_en;input [WIDTH-1:0] wr_data;output reg wr_full = 1'b0;output reg wr_overflow = 1'b0;output reg [AWID-1:0] wr_level = ZERO;// rd_clk domain portsinput rd_clk;input rd_en;output reg [WIDTH-1:0] rd_data;output reg rd_empty = 1'b1;output reg rd_underflow = 1'b0;output reg [AWID-1:0] rd_level = ZERO;genvar k;reg rd_reset_ms;reg rd_reset;reg wr_reset_ms;reg wr_reset;// pointersreg [AWID-1:0] wr_ptr_bin      = ZERO;reg [AWID-1:0] wr_ptr_bin_q1   = ZERO;reg [AWID-1:0] wr_ptr_gray     = ZERO;reg [AWID-1:0] wr_ptr_gray_ms  = ZERO;reg [AWID-1:0] wr_ptr_gray_rd  = ZERO;reg [AWID-1:0] wr_ptr_bin_rd   = ZERO;reg [AWID-1:0] rd_ptr_bin      = ZERO;reg [AWID-1:0] rd_ptr_gray     = ZERO;reg [AWID-1:0] rd_ptr_gray_ms  = ZERO;reg [AWID-1:0] rd_ptr_gray_wr  = ZERO;reg [AWID-1:0] rd_ptr_bin_wr   = ZERO;// RAMreg wren_q1;reg [AWID-1:0] wr_ptr_gray_q1 = ZERO;reg [AWID-1:0] wr_ptr_gray_q2 = ZERO;reg [WIDTH-1:0] wr_data_q1;// round up to the next power of 2 for depths which are not a power of 2reg [WIDTH-1:0] mem [(1 << AWID)-1:0];// Initialize memory array for simulationinteger i;initial beginfor (i=0; i<(1 << AWID); i=i+1)mem[i] = {WIDTH{1'b1}};end//--------------------------- synchronize resets ---------------------------// sync reset to wr_clk domain(* HBLKNM="wr_reset_sync_ffs" *)always @(posedge wr_clk or posedge reset)if(reset == 1'b1) beginwr_reset_ms <= 1'b1;wr_reset    <= 1'b1;endelse beginwr_reset_ms <= 1'b0;wr_reset    <= wr_reset_ms;end// sync reset to rd_clk domain(* HBLKNM="rd_reset_sync_ffs" *)always @(posedge rd_clk or posedge reset)if(reset == 1'b1) beginrd_reset_ms <= 1'b1;rd_reset    <= 1'b1;endelse beginrd_reset_ms <= 1'b0;rd_reset    <= rd_reset_ms;end//----------------------------- write signals ------------------------------// write pointers - binary & grayalways @(posedge wr_clk)if(wr_reset == 1'b1) beginwr_ptr_bin  <= ZERO;wr_ptr_gray <= ZERO;endelse if(wr_en == 1'b1 && wr_full == 1'b0) beginwr_ptr_bin  <= wr_ptr_bin + ONE;wr_ptr_gray <= bin2gray(wr_ptr_bin + ONE);end// synchronize rd_ptr_gray to wr_clk domaingeneratefor(k = 0; k < AWID; k = k + 1) begin: rd_ptr_sync// place each sync FF pair in the same component// for max settling time(* HBLKNM="rd_ptr_sync_ffs" *)always @(posedge wr_clk) beginrd_ptr_gray_ms[k] <= rd_ptr_gray[k];rd_ptr_gray_wr[k] <= rd_ptr_gray_ms[k];endendendgeneratealways @(posedge wr_clk)rd_ptr_bin_wr <= gray2bin(rd_ptr_gray_wr);// wr_levelalways @(posedge wr_clk)if(wr_reset == 1'b1)wr_level <= ZERO;elsewr_level <= wr_ptr_bin - rd_ptr_bin_wr + (wr_en & ~wr_full);// wr_fullalways @(posedge wr_clk)if(wr_reset == 1'b1)wr_full <= 1'b1;elsewr_full <= &(wr_ptr_bin - rd_ptr_bin_wr + (wr_en & ~wr_full));// wr_overflow// the write fails when the FIFO is in resetalways @(posedge wr_clk)if(wr_reset == 1'b1)wr_overflow <= wr_en;elsewr_overflow <= wr_en & wr_full;//------------------------------ read signals ------------------------------// read pointer - binary & grayalways @(posedge rd_clk)if(rd_reset == 1'b1) beginrd_ptr_bin  <= ZERO;rd_ptr_gray <= ZERO;endelse if(rd_en == 1'b1 && rd_empty == 1'b0) beginrd_ptr_bin  <= rd_ptr_bin + ONE;rd_ptr_gray <= bin2gray(rd_ptr_bin + ONE);end// synchronize wr_ptr_gray_q2 to rd_clk domaingeneratefor(k = 0; k < AWID; k = k + 1) begin: wr_ptr_sync// place each sync FF pair in the same component for max settling time(* HBLKNM="wr_ptr_sync_ffs" *)always @(posedge rd_clk) beginwr_ptr_gray_ms[k] <= wr_ptr_gray_q2[k];wr_ptr_gray_rd[k] <= wr_ptr_gray_ms[k];endendendgeneratealways @(posedge rd_clk)wr_ptr_bin_rd <= gray2bin(wr_ptr_gray_rd);// rd_levelalways @(posedge rd_clk)if(rd_reset == 1'b1)rd_level <= ZERO;elserd_level <= wr_ptr_bin_rd - rd_ptr_bin - (rd_en & ~rd_empty);// rd_emptyalways @(posedge rd_clk)if(rd_reset == 1'b1)rd_empty <= 1'b1;elserd_empty <= (wr_ptr_bin_rd - rd_ptr_bin - (rd_en & ~rd_empty)) == ZERO;// rd_underflow the read fails when the FIFO is in resetalways @(posedge rd_clk)if(rd_reset == 1'b1)rd_underflow <= rd_en;elserd_underflow <= rd_en & rd_empty;//---------------------------------- RAM -----------------------------------// for XST to synthesize to a BRAM, the write address must be latchedalways @(posedge wr_clk) beginwren_q1        <= wr_en & ~wr_full;wr_data_q1     <= wr_data;wr_ptr_bin_q1  <= wr_ptr_bin;wr_ptr_gray_q1 <= wr_ptr_gray;wr_ptr_gray_q2 <= wr_ptr_gray_q1;endalways @(posedge wr_clk)if(wren_q1 == 1'b1)mem[wr_ptr_bin_q1] <= wr_data_q1;always @(posedge rd_clk)if(rd_en == 1'b1 && rd_empty == 1'b0)rd_data <= mem[rd_ptr_bin + ONE];elserd_data <= mem[rd_ptr_bin];endmodule

上面是异步FWFT-FIFO的verilog代码,这种FIFO的一般用于低延时场景,优点是读使能与读数据是同步输出的,没有时延。

以上的两份代码均非原创,原创大佬另有其人。代码片不保证无BUG,只是在这里分享给各位借鉴与使用。

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处:http://www.mzph.cn/news/191520.shtml

如若内容造成侵权/违法违规/事实不符,请联系多彩编程网进行投诉反馈email:809451989@qq.com,一经查实,立即删除!

相关文章

嵌入式WIFI芯片通过lwip获取心知天气实时天气信息(包含完整代码)

一、天气API 1. 心知天气的产品简介 HyperData 是心知天气的高精度气象数据产品&#xff0c;通过标准的 Restful API 接口&#xff0c;提供标准化的数据访问。无论是 APP、智能硬件还是企业级系统都可以轻松接入心知的精细化天气数据。 HyperData API V4版是当前的最新…

运筹学-使用python建模基本操作

运筹学中的python基本操作 运筹学库的基本介绍MIP 库的使用networkx 库的使用运筹学 所谓运筹学(Operation Research) 就是用数学方法研究各种系统最优化问题的学科,为决策者提供科学决策的依据,求解系统最优化问题,制定合理运用人力,物力,财力的方案。 库的基本介绍 对…

Go函数和方法之间有什么区别

基础知识 在了解两者不同之前&#xff0c;还是简单的回顾一下基础语法知识。下面的实例&#xff0c;定义一个函数和方法&#xff0c;然后调用函数和方法。 package mainimport "fmt"// 函数和方法 func function1() {fmt.Println("我是一个名字叫做function1的…

要致富 先撸树——判断循环语句(六)

引子 什么&#xff1f;万年丕更的作者更新了&#xff1f; 没错&#xff01;而且我们不当标题党&#xff0c;我决定把《我的世界》串进文章里。 什么&#xff1f;你不玩《我的世界》&#xff1f; 木有关系 本专栏文章主要在讲c语言的语法点和知识&#xff0c;保证让不玩《我…

Azure Machine Learning - 在 Azure 门户中创建AI搜索技能组

你将了解 Azure AI 搜索中的技能组如何通过添加光学字符识别 (OCR)、图像分析、语言检测、文本翻译和实体识别&#xff0c;在搜索索引中创建可搜索文本的内容。 关注TechLead&#xff0c;分享AI全维度知识。作者拥有10年互联网服务架构、AI产品研发经验、团队管理经验&#xff…

Python程序员入门指南:就业前景

文章目录 标题Python程序员入门指南&#xff1a;就业前景Python 就业数据Python的就业前景SWOT分析法Python 就业分析 标题 Python程序员入门指南&#xff1a;就业前景 Python是一种流行的编程语言&#xff0c;它具有简洁、易读和灵活的特点。Python可以用于多种领域&#xff…

ganache部署智能合约报错VM Exception while processing transaction: invalid opcode

这是因为编译的字节码不正确&#xff0c;ganache和remix编译时需要选择相同的evm version 如下图所示&#xff1a; remix: ganache: 确保两者都选择london或者其他evm&#xff0c;只要确保EVM一致就可以正确编译并部署&#xff0c; 不会再出现VM Exception while processing…

分享一个国内可用的免费GPT4-AI提问AI绘画网站工具

一、前言 ChatGPT GPT4.0&#xff0c;Midjourney绘画&#xff0c;相信对大家应该不感到陌生吧&#xff1f;简单来说&#xff0c;GPT-4技术比之前的GPT-3.5相对来说更加智能&#xff0c;会根据用户的要求生成多种内容甚至也可以和用户进行创作交流。 然而&#xff0c;GPT-4对普…

LangChain 18 LangSmith监控评估Agent并创建对应的数据库

LangChain系列文章 LangChain 实现给动物取名字&#xff0c;LangChain 2模块化prompt template并用streamlit生成网站 实现给动物取名字LangChain 3使用Agent访问Wikipedia和llm-math计算狗的平均年龄LangChain 4用向量数据库Faiss存储&#xff0c;读取YouTube的视频文本搜索I…

Nacos源码解读03——管理元数据

监听元数据事件 NamingMetadataManager Overridepublic void onEvent(Event event) {//实例元数据if (event instanceof MetadataEvent.InstanceMetadataEvent) {handleInstanceMetadataEvent((MetadataEvent.InstanceMetadataEvent) event);//服务元数据 } else if (event …

SSM框架(五):Maven进阶

文章目录 一、分模块开发1.1 分模块开发的意义1.2 步骤 二、依赖管理2.1 依赖传递2.2 可选依赖和排除依赖 三、继承与聚合3.1 聚合3.2 继承3.3 聚合和继承区别 四、属性4.1 pom文件的依赖使用属性4.2 资源文件使用属性 五、多环境开发六、跳过测试七、私服7.1 下载与使用7.2 私…

文件操作-IO

文件操作-IO 1.认识文件1.什么是文件2.文件路径 2.java中操作文件2.1 File类的用法 3.InputStream和OutputStream的用法 1.认识文件 1.什么是文件 文件是计算机系统中用来存储数据的基本单位。它是一种用于持久性存储数据的命名、有序的数据集合.计算机系统通过文件系统来组织…

gitlab高级功能之容器镜像仓库

今天给大家介绍一个gitlab的高级功能 - Container Registry&#xff0c;该功能可以实现docker镜像的仓库功能&#xff0c;将gitlab上的代码仓的代码通过docker构建后并推入到容器仓库中&#xff0c;好处就是无需再额外部署一套docker仓库。 文章目录 1. 参考文档2. Container R…

【动手学深度学习】(九)Kaggle房价预测

文章目录 一、代码1.下载和缓存数据集 【相关总结】1.os.makedirs()2.os.path.join()3.os.path.exits()4.os.path.dirname() 一、代码 题目链接 1.下载和缓存数据集 建立字典DATA_HUB&#xff0c;将数据集名称的字符串映射到数据集相关的二元组上&#xff0c;这个二元组包含…

Linux 进程(三)

Linux进程状态的查看&#xff1a; 这是Linux内核源代码对于进程状态的定义&#xff1a; R运行状态&#xff08;running&#xff09;: 并不意味着进程一定在运行中&#xff0c;它表明进程要么是在运行中要么在运行队列里。 S睡眠状态&#xff08;sleeping): 意味着进程在…

openGauss学习笔记-138 openGauss 数据库运维-例行维护-检查时间一致性

文章目录 openGauss学习笔记-138 openGauss 数据库运维-例行维护-检查时间一致性138.1 操作步骤 openGauss学习笔记-138 openGauss 数据库运维-例行维护-检查时间一致性 数据库事务一致性通过逻辑时钟保证&#xff0c;与操作系统时间无关&#xff0c;但是系统时间不一致会导致…

[传智杯 #3 决赛] 商店

disangan333 想给 disangan233 买一个礼物&#xff0c;于是他和你一起逛商店。 超详细&#xff0c;超详细&#xff0c;超详细&#xff0c;超详细 题目描述 有 n 名同学去逛商店&#xff0c;店里有 m 个物品&#xff0c;第 i 人有 wi​ 块钱&#xff0c;第 i 个物品价格 ci​…

18487.1 - 2015 电动汽车充电系统标准 第1部分 关键点梳理

一、部分知识介绍 1、连接方式 使用电缆和连接器将电动汽车接入电网&#xff08;电源&#xff09;的方法。 1.1、连接方式A 1.2、连接方式B 1.3、连接方式C 2、电动汽车控电设备 2.1、按照输出电压分类 1&#xff09;交流 单相 220V&#xff0c;三相 380V. 2&#xff09…

【超全】React学习笔记 下:路由与Redux状态管理

React学习笔记 React系列笔记学习 上篇笔记地址&#xff1a;【超全】React学习笔记 上&#xff1a;基础使用与脚手架 中篇笔记地址&#xff1a;【超全】React学习笔记 中&#xff1a;进阶语法与原理机制 React路由概念与理解使用 1. 引入 React路由是构建单页面应用(SPA, Sin…

Kotlin学习之03

nonLocalReturn返回调用的方法&#xff0c;下面直接返回main方法 inline fun nonLocalReturn(block:() -> Unit) { block() } fun main() { nonLocalReturn { return } } 禁止non-local-return&#xff0c;使用crossinline关键字 public inline fun IntArray.forEach(…