![verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit4”---Combinational circuit4](http://pic.xiahunao.cn/yaotu/verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit4”---Combinational circuit4)
1、题目2、分析观察输入输出寻找输出为1时对应的输入发现但凡c和d其中一个为1输出就为13、代码module top_module ( input a, input b, input c, input d, output q );// assign q c|b; // Fix me endmodule4、结果 verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit4”---Combinational circuit4
1、题目2、分析观察输入输出寻找输出为1时对应的输入发现但凡c和d其中一个为1输出就为13、代码module top_module ( input a, input b, input c, input d, output q );// assign q c|b; // Fix me endmodule4、结果