哪家网站设计公司好,app软件开发的费用设计,深圳网站设计 建设元,新动力网站建设公司由于I / O单元和模块的布放已经在布图规划时完成#xff0c;因此布局的剩余任务主要是对标准单元的布局。布局方案在布图规划时就已经做了决定#xff0c;要么选择展平式布局#xff0c;要么就是层次化布局。 一、布局目标 布局的目标也即布局内容实施之后所要达到的预期值…        由于I / O单元和模块的布放已经在布图规划时完成因此布局的剩余任务主要是对标准单元的布局。布局方案在布图规划时就已经做了决定要么选择展平式布局要么就是层次化布局。 一、布局目标 布局的目标也即布局内容实施之后所要达到的预期值可以归纳为以下3部分。 各模块的位置相对确定每个标准单元都被放置在相应的位置并具有自己的状态attribute。整个设计的拥塞程度相对均匀合理基本满足布通的要求。满足设计规则的要求即除了时钟网络其他的高扇出网络如复位信号等都插入了相应的驱动单元从而满足最大电容、最大扇出和最大信号转换时间等设计约束。时钟网络上的设计规则需要在时钟树综合阶段完成。芯片的时序和供电较为良好。芯片的时序主要体现在建立setup时间的违例上在布局完成后可以根据标准单元位置的具体摆放从而调用较为精确的延迟模型对设计进行延迟预估此时芯片的工作主频基本上已经确定不同的EDA工具布线之后的时序与布局之后的时序预估的差别各异有时布线之后的延迟会比布局之后高出5%~10%。芯片保持hold时间的违例一般在时钟树综合之后完成。此时对芯片的电源进行分析与最终的分析也较为接近。 二、布局方式 1、展平式布局 在芯片的布图规划阶段完成了芯片的整体规划在布局阶段则是其细节的实施。布局是自动化的如果采用展平式布局方案它的主要内容有以下两个部分组成 模块的摆放与布局。模块block的摆放一直是布局的重要组成部分。一直以来集成电路后端设计者在完成布图规划阶段需要半自动地将模块放置在芯片核内合理的区域之内当发现结果不理想时还可以重新调整它们的位置。随着更多基于模块设计BBD在SoC中的使用大量模块位置设计则由布局工具自动完成。标准单元的摆放和优化。当硬核模块的位置设定好后需要将模块内的标准单元摆放到相应位置这就是布局的主要工作。当标准单元的位置确定后布线后互连线的寄生分布参数的数值具有实际意义此时对芯片的时序进行分析从而进行优化。大量标准单元的放置采用自动布局方法实现用户也可以通过脚本或手动等辅助方法将寄存器按照一定的阵列摆放例如对Datapath模块的摆放。时钟树中所用buffer属于标准单元它们位置的摆放也可以通过手动实现。 2、层次化布局 在层次化设计方案中布局有三个过程:①先分配子模块,这是与展平式布局最大的不同之处;②作子模块级的布局它的方法与展平式一样;③所有子模块完成后在顶层组装其布局方法也与展平式一样。 1子模块约束类型的制定 层次化设计中子模块的约束类型一般有三种向导约束guide、区域约束region和限制约束fence其中 向导约束为模块指定向导范围属于该模块的标准单元可以放置在该向导范围内也可以放置在向导范围之外不属于该模块的标准单元也可以放置在该向导范围内。区域约束中属于该模块的标准单元只能放在指定的区域内该区域还可以放置 其他的模块元。限制型约束中属于该模块的标准单元只能放在该区域内且不允许放置其他模块中的标准单元。限制型约束是强约束类型多用于层次化设计中而在展平式设计中多采用较为宽松的约束。上述3种定义为Cadence公司的SoC Encounter中的名称不同的EDA工具对于这三种的约束定义有所区别。例如在Astro中所有的模块都可以用PlanGroup来定义其约束的程度可以通过定义其权重从而确定各个区域的约束类型。 2子模块大小位置的制定 为各个模块指定约束后耑要在芯片内部指定模块的大小和位置。模块大小的确定主要看面积利用率的大小它是指标准单元总面积与模块在芯片内部所分布面积之比。当初始利用率低于70%时较容易布通而当利用率高于85%时则会出现较大的拥塞从而导致无法完成布线。 三、布局目标预估 芯片的物理设计需要在不同阶段对芯片需要实现的目标进行评估从而尽早发现问题并减少设计的迭代。在布局完成后需要评估的目标主要有:拥塞congestion程度的评估、延迟和时序预估、供电预估。一般情况下层次化设计在布图规划后进行目标预估并分解到各个模块。当然在很多情况下是在虚拟原型设计完成即布局优化、粗布线完成后对设计目标进行预估。 1、拥塞预估 在布局完成之后标准单元的位置相对确定即可以较准确地对布线的拥塞程度进行预估。EDA工具将整个布线空间划分为多个小的布线格每个布线格划分为横向通道和纵向通道在每个布线格内估算并统计所需要的纵向通道和横向通道数量当实际需要的通道超过现有的通道的5%时表明拥塞程度比较大。由EDA工具分析拥塞和显示拥塞程度的菜单可以得出拥塞的数据和分布从而决定布局优化的方案。当全局拥塞很小但是存在局部拥塞较大的情况时则需要对设计进行优化。当报告全局的拥塞非常小但是在局部区域存在着较大的拥塞会造成布线无法布通时则需要对标准单元布局进行优化。 2、时序预估 标准单元布局完成后其位置都相对确定此时对芯片的延迟计算和时序较接近于芯片最终的时序。在布局完成后 一般只需要做建立时间setup time预估不需要做保持时间hold time预估因为此时还没有进行时钟树综合而保持时间的违例通常是在时钟树综合之后进行优化。这时还可以对噪声的影响进行预估在0. 18pm及以上工艺一般不需要太多地考虑噪声而在0. 13um及以下的工艺中则需要考虑噪声的影响在标准单元布局阶段即可以考虑噪声。 3、供电预估 标准单元布局后将标准单元的供电端口连接到电源网格中followpins此时可以引用VCD文件对芯片的功耗、电压降及EM进行评估。由于时钟树还没有综合功耗值会偏小在预估时应当注意。