营销型网站设计,西安市高陵区建设局网站,常州网络推广公司哪家好,杭州网络设计行业公司关注并标星大同学吧每天1次#xff0c;打卡学习积累1个新知识#xff0c;增1分职场底气作者称谓#xff1a;Tao涛个人介绍#xff1a;摸爬滚打多年的数字后端工程师微信公众号#xff1a;数字后端IC芯片设计半导体知识分享第29期技能升级#xff0c;从这里开始最近项目刚… 关注并标星大同学吧每天1次打卡学习积累1个新知识增1分职场底气作者称谓Tao涛个人介绍摸爬滚打多年的数字后端工程师微信公众号数字后端IC芯片设计半导体知识分享第29期技能升级从这里开始最近项目刚做完利用难得的空闲时间写了一篇数字后端的面试题希望对各位求职者有用。题目类型更偏向社招。对于社招考官通常会更加注重工程师现场解决问题的能力而并非基础概念的理解。一共整理了100个题目。内容涵盖时序功耗PDPV工艺等方面难度由简入繁分为5个等级难度指数说明如下1常识这个都回答不了的话回家先闭门思过啦。0~1年工作经验。2简单面试前稍微准备一下应该都能回答。1~3年工作经验。3一般稍微有一点难度属于可能答不全的问题。3~5年经验。4较难有难度的题目通常要求有一定的综合性思考能力。5~7年经验5很难非常有难度的题目能回答出来基本都是后端专家了。7年经验以上。小编水平有限有的题目难免会有错大家可以把这100个题目用做面试前的练习题。如果这100个问题都能解答的话相信面试官会非常头疼了。觉得有用的朋友可以多多转发哦PS题目顺序随机排列更易记牢1. 请说说最近项目中遇到的一些问题最后是如何解决的(综合性难度2)2. 这块芯片类型是什么用了哪种工艺规模有多大(综合性难度1)3. 你负责芯片里哪几个模块有多少instances和hard macro?  (综合性难度1)4. 设计里面有哪些特殊IP需要哪些特殊处理遇到过哪些问题(综合性难度3)5. Memory该如何摆放说一说你知道的一些规则(Floorplan难度3)6. 摆放ICG cell时有什么注意事项为什么ICG容易发生setup violation? (Place难度3)7. 在Place之后出现setup violation应该从哪几方面考虑解决(Place难度2)8. 你负责的模块里面有多少clock频率可以跑到多少(CTS难度1)9. 你的clock tree 的结构是怎样的CTS是采用何种策略func与test clock如何处理(CTS难度3)10. 你在长tree时遇到最棘手的问题是什么最后怎么解决的。(CTS难度3)11. 设计中碰到了哪些congestion的问题通过什么方法解决的(Route难度3)12. 讲一下修复setup和hold的方法buf应该插在path的什么位置(ECO难度2)13. 如何修复noise violation(ECO难度2)14. Signoff使用了多少个timing corner? 列举一些(STA难度2)15. 列举几种setup和hold会出现互卡的情况以及解决方法(ECO难度3)16. 你的项目里面有没有加timing derate加了多少为什么要加(STA难度3)17. 这块芯片最后的功耗是多少对降低芯片功耗采用了什么方法(Power难度3)18. 如何修复IR-Drop, 你们公司signoff的静态动态IR drop是多少(Power难度2)19. EM violation的形成原因如何修复EM violation?  (Power难度3)20. 介绍一下PV在项目中的流程, 每个阶段应该做什么事情(PV难度3)21. CTS的时候采用了哪些约束比如CTS使用的cell skew设置 CTS的corner max_transition设置 routing layer设置 是否做了preplace。(CTS难度2)22. 怎么添加shileding哪些clock需要做shieldingshielding的大致比例大致是多少(CTS难度3)23. 一个scan chain有两个时钟域的DFF一个时钟域的DFF有1000个另一个时钟域的DFF只有两个。这个chain里有hold violation, 应该如何解决(CTS难度3)24. 生长clock tree时为什么优先采用inverter?  (CTS难度2)25. High density区域的hold violation如何解决(Place难度3)26. 为什么设计中一般不用最大和最小尺寸的cell? (Place难度3)27. 有什么方法可以压缩芯片面积(Floorplan难度4)28. 当chip中有PLL/DDR等analog IP的时候位置要怎么确定有哪些需要注意的地方(Floorplan难度4)29. 后端拿到前端网表时通常要做哪些基本检查给客户哪些反馈(综合性难度4)30. 做过ARM的cpu吗说说你遇到的ARM的cpu上的物理设计难点(综合性难度4)31. 说一说routing使用double cut via的好处和缺点(Route难度3)32. 你用过哪些timing ECO的工具说说用到的一些特殊的option?(ECO难度4)33. 说一说你负责的block clock tree做到多长列举一些可以减小clock latency的方法(CTS难度3)34. POCV和AOCV的一些具体区别(STA难度2)35. STA具体要负责哪些方面(STA难度4)36. 功耗分为哪几类分别和什么因素有关(Power难度4)37. 谈一谈做过的先进工艺与传统工艺有什么特殊的地方从STAPRPV方面。(工艺难度5)38. 碰到formal fail的问题后端应该如何debug? (formal难度4)39. 有没有使用脚本修复setup和hold的经验介绍一下实现的方法(Tcl难度4)40. 说一说power analysis的具体流程(Power难度3)41. 请问下level shifter在H2L和L2H的情况下需要插入在input端还是output端有什么要求(Power难度4)42. 解释一下PBA下path mode和exhaustive mode两种模式计算timing的区别(STA难度3)43. 请说一下写sdc时有哪些方面需要注意的(STA难度4)44. min pulse width violation的产生原因如何修复它呢? (ECO难度3)45. 如果我把一块metal的宽度变成原来的两倍电阻是不是会变成原来的一半(Route难度3)46. 如果我需要做短clock tree为什么不能全部clock tree用最大的cell去推(CTS难度2)47. 解释一下IO buffer的作用(Place难度2)48. OSC为什么要靠近PLL摆放(Floorplan难度3)49. 有没有做过flipchip的设计说说摆放bump时应该考虑哪些因素(Floorplan难度4)50. 简单介绍一下你自己吧(我是来凑数的难度1)51. 说说为什么想要跳槽(我是来凑数的难度1)52. 下面我们用英语聊会天吧。(我是来凑数的难度2)53. Memory之间的间距该如何确定需要考虑哪些因素(Floorplan难度3)54. 你的设计里有用到multibit  FF么有什么需要注意的要点(Place难度4)55. 6层金属的工艺你的block应该选择怎么样的形状竖状or横条状(Floorplan难度3)56. 如何提高芯片的频率谈谈你有什么想法(综合性难度4)57. 说一说你在以往项目中是怎么解决critical path的SI问题的(Route难度3)58. Antenna violation是如何计算的列举几种修复Antenna violation的方法? 往下跳线能不能解决(ECO难度4)59. 使用useful skew 手动修复timing需要考虑哪些条件(ECO难度3)60. PR各个阶段采用了哪些timing corner(STA难度2)61. sdc里面set_clock_group中 physical_exclusive, logically_exclusive,  asynchronous三个option有什么区别在计算noise时工具又会如何考虑他们(STA难度3)62. 一条100um的导线延迟1ns1000um的导线延迟是多少如果每隔100um插一个buffer(延迟2ns)总延迟又是多少(STA难度3)63. 分享一下你的power mesh设计经验(Power难度4)64. 有没有做过低功耗设计谈谈Low power有哪些方法。(Power难度4)65. Calibre中VIRTUAL CONNECT 这个option在什么情况使用, signoff可以用吗? (PV难度3)66. 知道FDSOI工艺么与其他工艺有什么区别在layout上有啥不一样能画个buffer的layout(工艺难度4)67. Power switch的enable pin怎么接 ? (Power难度3)68. 请用sdc语句描述下面这段path数值可以自己任意指定(STA难度5)69. set_disable_timing和set_false_path用法上有什么区别(STA难度2)70. 如果through pin A的margin是100pthrough pin B的margin是200p那么through pin A和pinB的margin是多少(ECO难度2)71. max transition, max cap, max fanout之间有什么相互关系应该优先修复哪种violation? (ECO难度3)72. 如何完成RDL routing? 说说你的经验(Route难度4)73. 请解释下ignore pin, stop pin, exclude pin并说说什么情况下会用到它们(CTS难度3)74. ICG cell的构造是怎么样的为什么会发生ICG timing检查有violation怎么解决(CTS难度3)75. CTS工具是通过top down还是bottom up的方式来生成clock tree? (EDA难度5)76. 说一下你项目工艺中用到的一些特殊的Physical cell. (Place难度4)77. 做过异形的floorplan吗遇到过哪些问题(Floorplan难度4)78. top的IO摆放要考虑哪些因素(Floorplan难度5)79. 做顶层时需要block pd提供你哪些数据(综合性难度4)80. 为什么要加decap cell是不是加的越多越好(Place难度4)81. ICG clone发生在CTS的什么阶段(CTS难度3)82. 如果发现我摆的一个Floorplan有很多Routing的DRC你会如何解决假如这个Design的utilization大概是60%左右。(Route难度3)83. 如何去debug一些unconstraint, no clock的path?  (STA难度3)84. 说一下crpr(cppr)对计算SI和OCV分别有什么影响(STA难度4)85. ISO在各个power domain中如何添加遵循什么原则(Power难度4)86. LVS的时候发现source的port数量比layout的port数量少该如何debug?(PV难度3)87. 知道body bias么物理上如何实现连接 (工艺难度3)88. 请说一下PD每个阶段uncertainty以及drv的一些设置考虑(STA难度3)89. 修复hold时应该选用delay cell还是buffer?两者各有什么优缺点(ECO难度2)90. 为什么channel拐角的地方容易发生metal short? (Route难度3)91. 顶层的clock tree是怎么做的和block 有什么区别(CTS难度5)92. 你的设计里有用feedthrough么说说是如何做的(Floorplan难度4)93. 怎么提高design 的runtime ? 有什么见解(综合性难度4)94. Setup和hold的计算是如何考虑SI的(STA难度2)95. 跑full chip timing时如何确保结果没问题呢需要做哪些检查(STA难度4)96. 知道Finfet工艺么具体有什么特点PR工具里有什么需要注意的(工艺难度4)97. Analog ip的power能否给内部standard cell供电为什么(Power难度3)98. 如何初期评估一块芯片的面积需要知道哪些条件(Floorplan难度4)99. 某个模块的LVS报错显示Incorrect net  AVSSVSSVSSAVSS它们的物理连接和逻辑连接都没有错分析一下可能的原因是什么? (PV难度4)100. 两条path有相同的hold violationcommon path一条长一条短先修哪条为什么(ECO难度5)往期回顾1.每日学习数字IC设计前后端学习资料推荐与下载2.每日学习Linux文件与目录管理常用命令解析3.每日学习在布局布线后对版图进行DRC有何意义呢4.每日学习Linux改变文件属性与权限常用的三个命令5.每日学习机器学习在IC设计中的应用(一)--利用率可达99%的神技--Placement及Relative Placement6.每日学习机器学习在IC设计中的应用(二)--根据GBA时序结果来预测PBA7.每日学习机器学习在IC设计中的应用(四)-- 预测DRC8.每日学习数字IC设计EDA软件教程整理9.每日学习Linux的起源、发展和一些学习体会10.每日学习记忆深处有尘埃——Memory Compiler大同学吧是全国100重点高校IT电子类等理工科大学生都在关注的校招、内推、实习的求职服务平台提供海量互联网及半导体行业实习、校招等招聘信息免费分享面经笔经、求职内推、行业干货助力学子顺利拿下理想offer我们欢迎任何形式的合作发布招聘信息请添加微信号lgsdt188。特别鸣谢摩尔精英的支持觉得不错就点个在看喔