BD_INTF_NET
描述
接口是一组信号，它们共享一个共同的功能，同时包含
单个信号和多条总线。例如，AXI4Lite主机包含一个
单个信号的数量加上多条总线，这些都是制作
联系通过将这些信号和总线分组到一个接口中，Vivado IP积分器
可以识别通用接口，并自动在单个接口中建立多个连接
步
使用IP-XACT标准来定义接口。Xilinx提供的标准接口
可以在data/ip/interfaces的Vivado工具安装目录中找到。看Vivado
Design Suite用户指南：使用IP Integrator设计IP子系统（UG994）[参考文献27]
有关接口网络、引脚和端口的更多信息。
块设计接口网或bd_intf_net对象连接块上的接口引脚
设计单元到其他接口引脚或到外部接口端口。bd_intf_net对象
通过设计层次结构的多个级别进行连接，连接块设计单元。
每个接口网都有一个名称，用于在设计中识别它。所有块设计单元，
连接到这些网络的网络、接口引脚和接口端口被电连接。
相关对象
如图所示，出现块设计接口网bd_intf_net对象
在块设计或图中。它连接到接口端口（bd_intf_port），并且
通过接口引脚（bd_intf_pin）到图中的块设计单元（bd_cell）。你
可以查询图的bd_intf_nets、bd_cell、bd_intf_pin和bd_intf_prort对象。
get_bd_intf_nets-of_objects[get_bd_ports]
此外，您可以查询块设计单元（bd_cell）或bd_intf_pins或
连接到特定bd_intf_net的bd_intf_port对象：
get_bd_cells-of_objects[get_bd_intf_nets/INTERRUPT_1_1]
属性
bd_intf_net对象的属性包括以下内容：
属性类型只读可见值
CLASS字符串true true bd_intf_net
NAME字符串false true microblaze_0_axi_periph_to__00_耦合器
PATH字符串true true
/microblaze_0-axi_periph/micblaze_0_axi_periph至_s00_耦合器
要报告bd_intf_net对象的属性，可以复制并粘贴以下内容
命令输入Vivado Design Suite Tcl shell或Tcl控制台：
report_property-all[lindex[get_bd_intf_nets]0]
BD_INTF_PIN
描述
接口是一组信号，它们共享一个共同的功能，同时包含
单个信号和多条总线。例如，AXI4Lite主机包含一个
单个信号的数量加上多条总线，这些都是制作
联系通过将这些信号和总线分组到一个接口中，Vivado IP积分器
可以识别通用接口，并自动在单个接口中建立多个连接
步
使用IP-XACT标准来定义接口。Xilinx提供的标准接口
可以在data/ip/interfaces的Vivado工具安装目录中找到。看Vivado
Design Suite用户指南：使用IP Integrator设计IP子系统（UG994）[参考文献27]
有关接口网络、引脚和端口的更多信息。
块设计接口引脚或bd_intf_pin对象是
块设计单元。接口引脚允许抽象单元的内部，并且
简化以便于使用。接口引脚可以出现在分层块设计单元上，或者
叶水平细胞。
相关对象
块设计接口引脚连接到块设计单元（bd_cell），并且可以
通过
块设计中的接口网（bd_intf_net）或图。
您可以查询bd_addr_space、bd_addl_seg、bd_cell和bd_intf_net的bd_intf_pins
物体：
get_bd_intf_pins-of_objects[get_bd_cells clk_wiz_1]
您还可以查询
特定bd_intf_pin：
get_bd_addr_spaces-of_objects[get_bd_intf_pins microblaze_0/*]
属性
块设计接口接点对象的特定特性可能会因
引脚的类型。下表列出了分配给主AXI的一些属性
interface pin对象，具有示例值：
Property Type Read-only Visible Value
BRIDGES string false false
CLASS string true true bd_intf_pin
CONFIG.ADDR_WIDTH string true true 32
CONFIG.ARUSER_WIDTH string true true 0
CONFIG.AWUSER_WIDTH string true true 0
CONFIG.BUSER_WIDTH string true true 0
CONFIG.CLK_DOMAIN string true true base_mb_clk_wiz_1_0_clk_out1
CONFIG.DATA_WIDTH string true true 32
CONFIG.FREQ_HZ string true true 100000000
CONFIG.HAS_BRESP string true true 1
CONFIG.HAS_BURST string true true 0
CONFIG.HAS_CACHE string true true 0
CONFIG.HAS_LOCK string true true 0
CONFIG.HAS_PROT string true true 1
CONFIG.HAS_QOS string true true 0
CONFIG.HAS_REGION string true true 0
CONFIG.HAS_RRESP string true true 1
CONFIG.HAS_WSTRB string true true 1
CONFIG.ID_WIDTH string true true 0
CONFIG.MAX_BURST_LENGTH string true true 1
CONFIG.NUM_READ_OUTSTANDING string true true 1
CONFIG.NUM_READ_THREADS string true true 1
CONFIG.NUM_WRITE_OUTSTANDING string true true 1
CONFIG.NUM_WRITE_THREADS string true true 1
CONFIG.PHASE string true true 0.0
CONFIG.PROTOCOL string true true AXI4LITE
CONFIG.READ_WRITE_MODE string true true READ_WRITE
CONFIG.RUSER_BITS_PER_BYTE string true true 0
CONFIG.RUSER_WIDTH string true true 0
CONFIG.SUPPORTS_NARROW_BURST string true true 0
CONFIG.WUSER_BITS_PER_BYTE string true true 0
CONFIG.WUSER_WIDTH string true true 0
LOCATION string false true
MODE string true true Master
NAME string false true M_AXI_DP
PATH string true true /microblaze_0/M_AXI_DP
TYPE string true true ip
VLNV string true true
xilinx.com:interface:aximm_rtl:1.0
To report the properties for the bd_intf_pin object, you can copy and paste the following
command into the Vivado Design Suite Tcl shell or Tcl Console:
report_property -all [lindex [get_bd_intf_pins */*] 0]
Or use the following Tcl script to report the properties of each bd_intf_pin object on each
block design cell:
foreach x [get_bd_intf_pins -of_objects [get_bd_cells]] {
puts "Next Interface Pin starts here
..............................................."
report_property -all $x
}
)