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我将uart_done出问题的信号的变量类型设为reg了也就是我是reg uart_done这个信号的这样做是错误的哪怕你在接收模块确实定义的是reg类型但是在顶层模块的时候它可以视为是一条单纯的线而已所以应该用wire Vivado综合时出现[Synth 8-91] ambiguous clock in event control 操作复位时必须要保持读使能开关打开不然复位后依然显示的上一个数
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