济南网站优化公司艾乎网,wordpress 利用页面搞,清华大学有关网站建设的书,WordPress程序漏洞首先在simlink中找到HDL CODER 打开红色Blank DUT#xff0c;进入里面绿色的子系统开始设计系统 例如设计一个正弦信号发生器#xff0c;里面用到了add、memory、relation operator、switch、constant、cos模块#xff0c;cos模块选择了cordic算法#xff0c;使用cordic那…首先在simlink中找到HDL CODER 打开红色Blank DUT进入里面绿色的子系统开始设计系统 例如设计一个正弦信号发生器里面用到了add、memory、relation operator、switch、constant、cos模块cos模块选择了cordic算法使用cordic那么输入值的范围为【-2pi2pi】超过则错误memory起到累加的效果in1是每次累加的值当累加值大于2pi则将其变为in1-2pi这是因为cosxcos(x-2pi) 之后记得将constant这些模块设置为定点数如果是浮点数则需进行额外设置暂时没学 这些所用的模块都在HDL里面选择 设置定点小数这里选择了有符号32位20位小数表示为sfix32_en20例如对模块2*pi设置如下 fixdt(1,32,20)中1就是有符号0是无符号32是所用比特数20就是小数用了多少比特数其中在使用乘法器、除法器、减法器等根据定点小数运算输出的定点小数位数会变化例如例子中的加法器输出会变成sfix33_en20可以点击加法器调整 想其他模块的data type选择inherit via internal rule就行了系统根据输入自动分配数据类型。采样率也许设置否则仿真会不对如果采样率是inf转hdl会报错Delay balancing unsuccessful because Signal rate of value inf foun 之后进行转化 或者 选择verilog并选择你hdl转化到那个文件夹folder 转化成功后会输出如下 点击蓝色链接便可以看到Verilog程序将其代入vivado进行测试其中tb文件如下 module tb;reg clk; reg reset; reg clk_enable; reg signed [31:0] In2; wire ce_out; wire signed [31:0] Out1; HDL_DUT M(clk,reset,clk_enable,In2,ce_out,Out1); initial clk1; always #10 clk~clk;initial begin reset1; clk_enable1; In232h19999; #100; reset0; end endmodule 输出仿真结果正确如下