网站开发工程师证书,最大的网站开发公司,qt做网站服务器,群晖 6 wordpress来源#xff1a;http://home.eeworld.com.cn/my/space-uid-639749-blogid-267593.html 一般的#xff0c;在Verilog中最常用的编码方式有二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码。二进制码和格雷码是压缩状态编码。 若使用格雷编码#xff0c;则相…来源http://home.eeworld.com.cn/my/space-uid-639749-blogid-267593.html 一般的在Verilog中最常用的编码方式有二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码。二进制码和格雷码是压缩状态编码。 若使用格雷编码则相邻状态转换时只有一个状态位发生翻转这样不仅能消除状态转换时由多条状态信号线的传输延迟所造成的毛刺又可以降低功耗。   二进制编码也可称连续编码也就是码元值的大小是连续变化的。如S03d0,S13d1,S23d2,S33d3....   格雷码的相邻码元值间只有一位是不同的如S03b000,S13b001,S23b011,S33b010....独热编码即 One-Hot 编码又称一位有效编码其方法是使用N位状态寄存器来对N个状态进行编码每个状态都由他独立的寄存器位并且在任意时候其中只有一位有效。虽然使用较多的触发器但由于状态译码简单可减少组合逻辑且速度较快 这种编码方式还易于修改增加状态或改变状态转换条件都可以在不影响状态机的其它部分的情况下很方便地实现。另外它的速度独立于状态数量。与之相比压缩状态编码在状态增加时速度会明显下降。   独热码值每个码元值只有一位是1,其他位都是0,如S03b001,S13b010,S23b100   问题USB升级FPGA程序完成后给板子通电发现启动FLASH中程序非常的慢等了超长时间LED灯才有反应。 用Xilinx下载线直接将MCS的FPGA程序固化到FLASH也出现同样的问题。  解决方法是在Vivado工具中设置配置FLASH时钟默认是3MHZ可改成50MHZ。 方法是先open implemented design待打开实现设计窗口后再Tools下拉菜单选择Edit Device Properties该选项下Configuration中Configuration Rate(MHz).   Cypress赛普拉斯 Spansion  Micron公司关系  存储器市场 来源http://bbs.eetop.cn/viewthread.php?tid386148 关于altera fpga 时钟切换clk mux 的讨论首先我用fpga是 altera cyclone II:  里面有个时钟mux: 一个时钟来自 pll , 一个时钟来自tck (jtag)// 需要不同时钟的debug_ram。debug_ramdebug_ram_inst (.address (clk_sw ? jtag_addr : rom_addr),                                .clken   (jtag_wr|~rom_rd_n            ),                        .clock   (debug_ram_clk                ),                        .data    (jtag_data                    ),                        .wren    (jtag_wr                      ),                        .q       (rom_data                     )                                                               );1如果直接用rtl作逻辑选择:assign debug_ram_clk clk_sw ? tck : clk;  //使用此逻辑综合要报rom_addr hold violation 时序warning(估计是因为做时钟切换clk时钟延时太长看时序报告rom_addr hold需要2点几纳钞)  (2) 如果使用quartus ii 里的 ip, altclkctrl clk_ctrlu_clk_ctrl(.clkselect( clk_sw            ),                                                                              .inclk0x  ( clk                  ),                                                                              .inclk1x  ( tck                 ),                                                                              .outclk   ( debug_ram_clk)                                                                                                                  );        会报如此错Error: inclk[0] port of Clock Control Block clk_ctrl:u_clk_ctrl|clk_ctrl_altclkctrl_8af:clk_ctrl_altclkctrl_8af_component|clkctrl1 is driven by PLL LL_inst|altpll:altpll_component|_clk0, but must be driven by a clock pin                         Error: inclk[1] port of Clock Control Block clk_ctrl:u_clk_ctrl|clk_ctrl_altclkctrl_8af:clk_ctrl_altclkctrl_8af_component|clkctrl1 is driven by altera_internal_jtag~TCKUTAP, but must be driven by a clock pin         //不知道为什么会报错还在查资料中也请大神赐教。。。。3使用时钟mux代码如下module clk_mux#(parameter num_clk 2      )               (input  [num_clk-1:0] clk    ,//input  [num_clk-1:0] clk_rst,input  [num_clk-1:0] clk_sel,output clk_o                                   );genvar i;reg  [num_clk-1:0] ena_r0;reg  [num_clk-1:0] ena_r1;reg  [num_clk-1:0] ena_r2;wire [num_clk-1:0] qualified_sel;// A look-up-table (LUT) can glitch when multiple inputs// change simultaneously. Use the keep attribute to// insert a hard logic cell buffer and prevent// the unrelated clocks from appearing on the same LUT.wire [num_clk-1:0] gated_clks /* synthesis keep */;wire [num_clk-1:0] tmp_mask[0:num_clk-1];generate  for (i0; inum_clk; ii1)  begin : lp0    assign tmp_mask {num_clk{1b1}} ^ (1 i);    assign qualified_sel clk_sel (~|(ena_r2 tmp_mask));    always (posedge clk) begin    ena_r0 qualified_sel;    ena_r1 ena_r0;  end  always (negedge clk) begin  ena_r2 ena_r1;  end  assign gated_clks clk ena_r2;endendgenerate// These will not exhibit simultaneous toggle by constructionassign clk_o |gated_clks;endmodule 电路如下 下载 (25.8 KB)2013-3-29 20:05 再实例化clk_mux u_clk_mux({tclk,clk},{clk_sw,~clk_sw},debug_ram_clk); // 则这样就不会报错4还有一种方法是动态配置pll有些altera fpga支持,可是有一个时钟不是来自pll故不能使用此方法了前三种方法暂时只有3不报错Clock Control Block (ALTCLKCTRL) Megafunction资料上有如此表格 下载 (69.93 KB)2013-3-28 22:18 下有如此一段话The global clock network allows a clock signal (or other global signals) to reach all parts of the chip with a similar amount of skew. The regional clock network allows a signal to reach one quadrant of the chip (though half of the chip can be reached by driving two quadrants). The external clock-out path represents the clock path from the outputs of the phase-locked loop (PLL) to the dedicated PLL_OUT pins. The ALTCLKCTRL megafunction also provides glitch-free implementation for multiple clock input signals.好像cyclone II 只支持1global clock network ,2 Dedicated External Clock Out Path , 但是选择2又无法支持时钟的mux,如下图 下载 (66.13 KB)2013-3-28 22:24 完全无语呀限制真心多纠正其实3也会报rom_addr相对clk的hold violation的WARNING原因是之类代码有点问题欢迎大家多多讨论不知道大家一般在fpga中怎么做clk的mux呢。。。 来源http://bbs.elecfans.com/jishu_219906_1_1.html 为什么FPGA时钟频率不高却适合做高速处理?Filed Programmable Gate Array  现场可编辑逻辑阵列 我在我的同学面前炫耀FPGA是做高速处理的可是当人家问我我的时钟频率能达到多少时我说利用PLL能拉到200MHz他说这么低啊我的手机频率都是1.5G的呢。我无语。。。后来才了解到他的1.5G要想完成一个运算的话因为是串行处理所以要n个时钟周期啊而FPGA虽然起点时钟频率慢可是通过并行处理数据的能力极大提高。 FPGA要实现高速的并行处理数据那也得看处理什么数据如果相关性比较大的一堆数据那你是无法实现很好的并行性的。因此FPGA更适合处理图像、视频等相关性不大的数据。 全同步的数字电路设计一般使用一个全局时钟作为驱动所有时序逻辑的主时钟。但如果设计比较复杂可能会引入多个主时钟即多时钟域的设计。这时FPGA系统时钟频率约束就默认对应于所有主时钟的频率约束。如果希望设定不同的时钟频率约束就必须单独给每个主时钟设定约束。 模拟(Emulation)是试图模仿一个设备的内部设计仿真(Simulation)是试图模仿一个设备的功能。 http://china.xilinx.com/training/vivado/index.htm Vivado的视频辅导资料 《企业用verilog_代码风格规范》来源http://www.docin.com/p-602544098.html  Verilog HDL 华为入门教程 http://wenku.baidu.com/view/1de5f06527d3240c8447ef95.htmlVerilog典型电路设计 华为 http://wenku.baidu.com/view/daf2690e52ea551810a687e9.html华为fpga设计规范(Verilog Hdl) http://wenku.baidu.com/view/2c07b8e9856a561252d36f25.html   Vivado HLS全称是High Level Synthesis高层次综合。从以器件为中心的开发上升到以IP和系统为中心的开发。‘All Programmable’器件。嵌入ARM Cortex-A9双核的Zynq7000器件。 VBO与LVDS互转的厂家有Himax和THine。 LVDS转VBO的芯片Himax家HX6512-A, 00DFAG-B,351GNBGC VBO转LVDS的芯片THime家0845TN43, THCV215 ES4 来源http://china.xilinx.com/training/vivado/vivado-design-methodology.htm HDL 代码建议目标硬件、约束生成和验证最佳方法、使用物理约束的规划和分析工具如时钟和引脚规划以及最佳性能的布局规划。 来源http://wenku.baidu.com/link?urlChCiOJWKLyD95VFd_s2K8QiUBjmWzqu21sBDlfjTI7r3vRV1dhSeVW7wx1w-R4_FdjoTPxsJZslwKxF9OojWTdVml5CNzAN12cOiegk5B1S  转载于:https://www.cnblogs.com/zlh840/p/4225399.html