嘉兴网站托管,百度网站分析报告,做网站哪些公司好,天津做网站设计公司xilinx 7系列FPGA配置引脚 下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。 Pin NameBanktypeDirectionDescriptionCFGBVS0dedicatedIBank0电压选择#xff0c;当Bank0电压为2.5v/3.3v时该引脚上拉到VCCO_0#xff0c;如果Bank0工作于1.8V该引脚下拉接地。对于只能工…xilinx 7系列FPGA配置引脚 下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。 Pin NameBanktypeDirectionDescriptionCFGBVS0dedicatedIBank0电压选择当Bank0电压为2.5v/3.3v时该引脚上拉到VCCO_0如果Bank0工作于1.8V该引脚下拉接地。对于只能工作于1.8V的器件该引脚不适用。公用控制引脚实际设计中将该引脚直接接VCCO_0或者直接接GND。M[2:0]0dedicatedI上拉到VCCO_0或者连接到GND。该引脚内部通过上拉电阻进行内部上拉因此默认配置为3’b111。TCK0dedicatedIJTAG模式时钟输入。TMS0dedicatedIJTAG模式选择高电平有效。TDI0dedicatedIJTAG串行数据输入。TDO0dedicatedOJTAG串行数据输出。FPGA输出PROGRAM_B0dedicatedIFPGA配置控制引脚该引脚可以清除FPGA内部的所有配置信息低电平有效当PROGRAM_B引脚产生低电平脉冲时FPGA的配置信息被清除并启动新的配置序列。配置复位在PROGRAM_B的下降沿启动即下降沿时清除当前配置启动下一次配置配置序列在PROGRAM_B的下一个上升沿开始。在设计时直接将该引脚通过4.7K的电阻上拉到VCCO_0即可当然为了能够手动的控制配置复位可以将该引脚接入到其他控制端同时上拉。可以使用INIT_B信号来延迟上电配置序列。实际设计中PROGRAM_B信号通过4.7K电阻直接上拉或4.7K电阻上拉同时与INIT_B信号连接起来这两种设计均可。通过实际验证INIT_B0dedicatedbidirectionalFPGA初始化引脚低有效当FPGA处于配置复位、正在清除配置信息、检测到错误信息时该引脚输出低电平。当完成FPGA初始化配置后此时INIT_B信号将被释放为高电平当初始化结束后FPGA检测到INIT_B输入端为高电平时将继续执行M[2:0]引脚配置所决定的配置序列工作。实际设计中将INIT_B信号通过4.7K电阻直接上拉到VCCO_0。INIT_B用于指示上电初始化的过程即指示上电清除配置到采样M[2:0]之前这个过程完成的标志。DONE0dedicatedbidirectionalFPGA加载完成引脚DONE PinDONE引脚上输出高电平表示整个FPGA从上电初始化、加载bitstream、启动的整个配置序列正确完成FPGA进入正常工作状态该引脚可以用来作为FPGA是否正常加载启动的标志。实际设计中该引脚直接通过330欧电阻上拉到VCCO_0上并点亮LED等作为指示直观观察FPGA的启动状态。CCLK0dedicatedI/OFPGA配置时钟引脚CCLKCCLK在除JTAG模式下的所有模式中运行对于主模式CCLK输出时钟提供配置时钟对于从模式CCLK是输入需要连接到外部的时钟源。在实际设计中该信号直接连接到PUDC_B14multi-functionI上电、配置期间FPGA Pin脚状态上拉控制PUDC_B低电平有效可在上电后和配置期间启用引脚上的内部上拉电阻。当 PUDC_B 为低电平时每个 SelectIO 引脚上都会启用内部上拉电阻。当 PUDC_B 为高电平时每个 SelectIO 引脚上的内部上拉电阻被禁用。启用上拉电阻在上电、配置期间FPGA的引脚输出高电平禁用上拉电阻在上电、配置期间FPGA的引脚输出低电平。实际设计中PUDC_B引脚直接或通过1K电阻连接到VCCO_14或GND一般直接接地保证输出高电平。EMCCLK14multi-functionI外部主配置时钟输入可选外部时钟输入用于在主模式下运行配置逻辑相对于内部配置振荡器。对于主模式 FPGA 可以选择切换到EMCCLK 作为时钟源而不是内部振荡器作为时钟源以驱动内部配置引擎。EMCCLK 频率可通过位流设置ExtMasterCclk_en进行分频并作为主 CCLK 信号输出。实际设计中EMCCLK引脚直接悬空不使用或作为普通IO使用。CSI_B14multi-functionI片选输入低有效用于启用 FPGA SelectMAP配置接口当使用“主SelectMAP”配置模式时生效一般不使用SelectMAP模式因此该引脚将被忽略而作为普通引脚使用。实际设计中该引脚作为普通IO使用。CSO_B14multi-functionO片选输出低有效用于启用 FPGA SelectMAP配置接口当使用“从SelectMAP”配置模式时生效一般不使用SelectMAP模式因此该引脚将被忽略而作为普通引脚使用。实际设计中该引脚作为普通IO使用。DOUT14multi-functionODOUT 是串行配置菊花链的数据输出。对于 BPI 和 SelectMAP 模式 DOUT 是一个多用途引脚用作 CSO_B 引脚。实际设计中该引脚作为普通IO使用。RDWR_B14multi-functionISelectMAP配置模式读写方向控制引脚RDWR_B 决定 SelectMAP 数据总线的方向当 RDWR_B 为高电平时FPGA 向 SelectMAP 数据总线输出读取数据到 SelectMAP 数据总线上当 RDWR_B 为低电平时外部控制器可通过 SelectMAP 数据总线向 FPGA 写入数据在所有其他模式下 RDWR_B 信号被忽略可以不连接。实际设计中该引脚作为普通IO使用。D00_MOSI14multi-functionbidirectional配置数据主输出从输入引脚FPGA 主SPI 模式输出用于向 SPI从闪存设备发送命令。用于 SPI 模式 连接至 SPI 闪存数据输入引脚。D00_MOSI 引脚将命令和地址发送到 SPI 闪存设备后D00_MOSI 引脚变为高 ZPUDC_B 引脚决定信号是否上拉。对于 BPI 和 SelectMAP 模式 MOSI 引脚是一个多用途引脚用作 D00 数据输入引脚。实际设计中该引脚作为SPI配置Flash的数据输入引脚或者BPI Flash的D00引脚与配置Flash连接。D01_DIN14multi-functionbidirectional配置数据输入引脚DIN 是串行数据输入引脚默认情况下DIN在 CCLK 上升沿捕获数据。对于 SPI 模式 DIN 是 FPGA 数据输入引脚用于从数据源接收串行数据即加载过程中接收SPI flash数据输出的引脚。 对于 BPI模式 DIN 引脚是一个用作 D01 数据输入引脚。实际设计中该引脚与配置SPI Flash的数据输出引脚相连或者与配置BPI Flash的D01数据端口相连。D[00-31]14multi-functionbidirectionalSPI、BPI配置端口数据总线主SPI配置接口x1/x2/x4模式将 D00/MOSI 连接到 SPI 闪存串行数据输入 (DQ0/D/SI/IO0) 引脚将 D01/DIN 连接到 SPI 闪存的串行数据输出DQ1/Q/SO/IO1引脚。x4模式对于 SPI x4除了将D00/D01连接至SPI flash的对应引脚还需将D02 连接至 SPI Flash四数据位2输出DQ2/W#/WP#/IO2引脚并连接一个外部 4.7kohm 上拉电阻连接至 VCCO_14将 D03 连接至 SPI Flash四数据位3 输出DQ3/HOLD#/IO3引脚并将 D03 连接至 VCCO_14 的外部 4.7kohm 上拉电阻器。主BPI配置接口对于 BPI 模式 FPGA 监控 D[00-07] 的自动总线宽度检测模式以确定是否只有D[00-07]x8 总线宽度还是使用更宽x16的数据总线宽度。将使用的数据总线引脚连接到 BPI Flash上的相应数据引脚。D[16-31] 引脚是多用途引脚可用作 BPI 地址 A[00-15]引脚。实际设计中对于SPI接口Flash将D00-D03连接到Flash即可其余作为普通IO使用对于BPI接口将D00-D15连接到BPI Flash的数据端口即可其余作为普通IO使用。A[00-28]14or15multi-functionOBPI Flash地址总线A[00-28] 引脚向并行 NOR (BPI) flash输出地址A00 是最小有效地址位。用于 BPI 模式 将 FPGA A[00-28] 引脚连接到并行 NOR Flash地址引脚其中 FPGA A00 引脚连接到闪存地址输入引脚中的最小有效位。根据 BPI 闪存类型和所使用的数据总线宽度闪存的最小有效地址位可以是 A1、A0 或 A-1。在配置过程中任何超出并行 NOR 闪存地址总线宽度上的地址引脚都会被驱动但在配置后可用作 I/O。实际设计中地址引脚直接与BPI Flash的地址引脚连接多余的地址线可用作普通IO使用。FCS_B14multi-functionOFlash片选信号低电平有效使能SPI、BPI配置Flash对于主SPI、主BPI模式该引脚连接到Flash的chip-select端口同时通过4.7k电阻上拉到VCCO_14。实际设计中使用SPI或BPI模式时直接与配置Flash的CS引脚相连并通过电阻上拉到VCCO_14。FOE_B15multi-functionOFlash输出使能低电平有效输出使能控制信号用于并行 NOR闪存的输出使能控制信号。用于 BPI 模式 将 FPGA FOE_B 连接到闪存输出启用输入并将外部 ≤ 4.7 k上拉电阻连接至 VCCO_15。对于所有其他模式 FOE_B 为高 Z 值可以不连接。实际设计中该信号不使用用作普通IO使用。FEW_B15multi-functionOFlash写使能信号低电平有效用于 BPI 模式 将 FPGA FOE_B连接到闪存输出启用输入并将外部 ≤ 4.7 kΩ上拉电阻连接至 VCCO_15对于所有其他模式 FOE_B 为高 Z 值可以不连接。实际设计中不使用BPI模式时该引脚作为普通IO使用或悬空。ADV_B15multi-functionOFlash地址有效信号低电平有效地址有效输出信号用于并行 NOR闪存的低电平地址有效输出信号。对于支持地址有效输入的 BPI 模式闪存输入将 FPGA ADV_B 连接到并行 NOR闪存地址有效输入引脚并连接至外部 ≤ 4.7 kΩ 上拉电阻连接至 VCCO_15。对于闪存不支持地址有效输入 不要连接ADV_B 引脚。对于所有其他模式 ADV_B 为高 Z 引脚可以不连接。实际设计中使用BPI模式时接入Flash地址有效引脚使用SPI模式时该引脚作为普通IO使用。RS0RS115multi-functionO版本选择Revision Select引脚配置过程中将 RS0 和 RS1 引脚驱动到用户定义的状态。如果禁用回退默认值且未使用 MultiBoot或使用 SPI 模式则 RS0 和 RS1 引脚将处于用户定义的状态。使用 SPI 模式则 RS0 和 RS1 为高 Z可以不连接。实际设计中该引脚可作为普通IO或者悬空不使用。VCCBATTN/Asupply voltageN/A电池备份电源VCCBATT 是 FPGA 内部易失性存储器的备用电池电源该存储器存储 AES 解密器的密钥。对于需要从易失性密钥存储器区获取解密器密钥的加密比特流可将该引脚连接到电池上以便在 FPGA 无电源时保存密钥。如果不需要使用易失性密钥存储区的解密器密钥则将该引脚连接至接地或 VCCAUX。实际设计中将该引脚直接与VCCAUX连接。 作为曾经的初学者在开发的过程中对于配置接口的使用以前也犯过一个错误这里总结一些精练笔记减少大家在开发的过程中少出错如果对您有帮助请不吝赐赞和关注我会不断分享。