【硬件测试】基于FPGA的BPSK+costas环系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

news/2025/11/15 0:23:00/文章来源:https://www.cnblogs.com/51matlab/p/19223912

1.算法硬件测试效果

vio设置SNR=30

vio设置SNR=8

硬件测试操作步骤可参考程序配套的操作视频。

2.算法涉及理论知识概要

Costas环是一种用于载波同步的常见方法，特别是在调制解调中，它被广泛用于解调相位调制信号，如二进制调相（BPSK）或四进制调相（QPSK）信号。它的目的是估计和追踪接收信号的相位偏移，以便正确解调数据。

其基本结构如下图所示：

如上图所示Costas环包括两个主要部分：一个偏移90度的本地振荡器（Local Oscillator，LO）和一个相移解调器。这两个部分协同工作来估计信号的相位偏移。

Costas环包括以下主要组件：

本地振荡器（Local Oscillator，LO）： LO产生一个本地参考信号，其频率与接收信号的载波频率相同。这个本地参考信号通常包括正弦和余弦两路信号，相位相差90度。这两路信号将与接收信号相位进行比较。

相位解调器（Phase Detector）：相位解调器用于测量接收信号和本地振荡器之间的相位差。它的输出是一个带有相位信息的信号。

环路滤波器（Loop Filter）：环路滤波器对相位差信息进行滤波和处理，以生成一个控制电压。这个电压将用于调整本地振荡器的频率和相位，以最小化相位差。

本地振荡器控制单元：这个单元接收来自环路滤波器的控制电压，并相应地调整本地振荡器的频率和相位。

输出： Costas环的输出是本地振荡器的相位信息，该信息已经被调整，以与接收信号的相位保持同步。这个输出可以用于解调接收信号。

3.Verilog核心程序

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2025/05/12 01:22:19
// Design Name: 
// Module Name: tops_hdw
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
 module tops_hdw(input i_clk,
input i_rst,
output reg [3:0] led
);reg[19:0]CNT;
always @(posedge i_clk or negedge i_rst)
beginif(~i_rst)beginCNT <= 20'd0;
      end
else beginif(CNT==20'd100000)CNT <= 20'd1;elseCNT <= CNT+20'd1; 
     end
endreg RST;
reg trigers;
always @(posedge i_clk or negedge i_rst)
beginif(~i_rst)beginRST <= 1'd0;trigers<= 1'd0;
      end
else beginif(CNT<=20'd50000)RST <= 1'd1;elseRST <= 1'd0;if(CNT==20'd50000)trigers<= 1'd1;elsetrigers<= 1'd0;
     end
endwire [1:0]o_msg;//产生模拟测试数据
signal signal_u(
.i_clk (i_clk),
.i_rst (RST),
.o_bits(o_msg)
);//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (.clk(i_clk),                // input wire clk.probe_out0(o_SNR)  // output wire [7 : 0] probe_out0
);wire signed[7:0]o_msg_filter;
wire signed[15:0]o_msg_mod;
wire signed[15:0]o_msg_modn_SNR20;
wire signed[15:0]o_low_filter_SNR20;
wire signed[31:0]o_delta_fre_SNR20;
tops_costas tops_costas1(
.i_clk        (i_clk),
.i_rst        (RST),
.i_SNR        (o_SNR),
.i_msg        (o_msg),
.o_msg_filter (o_msg_filter),
.o_msg_mod    (o_msg_mod),
.o_msg_modn   (o_msg_modn_SNR20),
.o_low_filter (o_low_filter_SNR20),
.o_delta_fre  (o_delta_fre_SNR20)
);wire [31:0]o_error_num;
wire [31:0]o_total_num;
Error_Chech Error_Chech_us(
.i_clk        (i_clk),
.i_rst        (RST),
.i_trans      (o_msg),
.i_rec        (o_low_filter_SNR20),
.o_error_num  (o_error_num),
.o_total_num  (o_total_num)
);//ila篇内测试分析模块
ila_0 ila_u (.clk(i_clk), // input wire clk
    .probe0({ o_msg,o_SNR,trigers,//10o_msg_filter,//8o_msg_mod[15:6],o_msg_modn_SNR20[15:6],o_low_filter_SNR20[15:6],//30o_delta_fre_SNR20,//32o_error_num[19:0],o_total_num[23:0]//44
 }));    endmodule
0sj2_075m