ZYNQ xapp585 lvds 文档阅读 (三)
参考设计:
• clock_generator_pll_7_to_1_diff_sdr.v/vhd
• n_x_serdes_7_to_1_diff_sdr.v/vhd
• n_x_serdes_1_to_7_mmcm_idelay_sdr.v/vhd
每个 DDR 数据输入和输出模块均可进行参数化配置,配置参数包括输入宽度(每个接口的输入或输出引脚数量),以及所需的、使用公共时钟的接口数量。所包含的文件如下:
• clock_generator_pll_7_to_1_diff_ddr.v/vhd
• n_x_serdes_7_to_1_diff_ddr.v/vhd
• n_x_serdes_1_to_7_mmcm_idelay_ddr.v/vhd
结论
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