制作网站公司 英语网站首页,目前主要的网络营销方式,都有什么推广平台,建设银行科技中心网站文章目录 前言一、设计框图二、GT_module三、PHY_module3.1、PHY_tx模块3.2、PHY_rx_bitsync模块3.3、PHY_rx模块 四、上板测试 前言 有了对64B66B协议的认识以及我们之前设计8B10B自定义PHY的经验#xff0c;本文开始对64B66B自定义PHY的设计 一、设计框图 二、GT_module … 文章目录 前言一、设计框图二、GT_module三、PHY_module3.1、PHY_tx模块3.2、PHY_rx_bitsync模块3.3、PHY_rx模块 四、上板测试 前言 有了对64B66B协议的认识以及我们之前设计8B10B自定义PHY的经验本文开始对64B66B自定义PHY的设计 一、设计框图 二、GT_module 该模块整体设计与8B10B几乎一致只有一些端口的区别再就是将QPLL复位产生模块gtwizard_0_common_reset从GT_channel模块放到了GT_module模块但其实本质没有任何区别。 主要还是IP核配置变为64B66B之后输入输出的接口有一些变化包括帧头信号对齐信号以及发送队列计数器信号等。 同理用户需要多个channel的时候只需要在GT_module模块当中例化多个GT_channel模块即可。 module GT_channel(input i_sysclk ,input i_gtrefclk ,input i_rx_rst ,input i_tx_rst ,output o_tx_done ,output o_rx_done ,input i_tx_polarity ,input [3 :0] i_tx_diffctrl ,input [4 :0] i_txpostcursor ,input [4 :0] i_txpercursor , input i_rx_polarity ,input [2 :0] i_loopback ,input [8 :0] i_drpaddr , input i_drpclk ,input [15:0] i_drpdi , output [15:0] o_drpdo , input i_drpen ,output o_drprdy , input i_drpwe ,input i_qplllock , input i_qpllrefclklost , output o_qpllreset ,input i_qplloutclk , input i_qplloutrefclk , input i_data_valid ,output o_rx_clk ,output [63:0] o_rx_data ,output o_rx_valid ,output [1 :0] o_rx_header ,output o_rx_header_valid ,input i_rx_slipbit ,output o_tx_clk ,input [63:0] i_tx_data ,input [1 :0] i_tx_header ,input [6 :0] i_tx_sequence , output o_gt_tx_p ,output o_gt_tx_n ,input i_gt_rx_p ,input i_gt_rx_n );三、PHY_module PHY层对数据进行组包和对齐的处理是难点所在 设计思路及代码思路参考了FPGA奇哥系列网课 3.1、PHY_tx模块 发送端工作流程 空闲时期拉高READY用户数据进入FIFOs_axis_last断言后拉低READYFIFO不为空的时候从FIFO当中读出数据进行组帧当前数据帧发送完毕重新拉高READY大小端处理 发送数据时需要注意每发送32个64bit数据之后用户需要暂停发送一拍数据因为此时Gearbox需要将自己缓存的64bit数据吐出去。 从下图波形上看sequence计数到31后第32拍的用户数据是没办法被正常发送的所以我们需要将该数据延迟到下一拍发送所以图中的32和0时候的数据是一样的。 这个逻辑通过信号w_gt_send_valid 实现达到30的时候拉低w_gt_send_valid 这是因为还要考虑组帧时候的FIFO读潜伏期。 assign w_gt_send_valid ro_tx_sequence 30 ? 0 : 1 ;以上情况很好处理但是如果刚刚好是在FIFO读使能拉高的时候w_gt_send_valid被拉低下图所示组帧逻辑就会混乱主要是数据不会在ro_tx_sequence为32和0的时候保持不变因此加入一个r_invalid用来处理这种情况这里有点过于复杂了还是需要多看看波形图进行分析应该有比较简单的办法的。 不过思想是很简单的就是保证在ro_tx_sequence 32和ro_tx_sequence 0的时候输出数据要连续保持才能使得数据不会丢失。 最后一点就是大小端处理我个人习惯处理数据按照大端处理在最后发送的时候一次性转为小端模式。 assign o_tx_data { ro_tx_data[7 : 0],ro_tx_data[15: 8],ro_tx_data[23:16],ro_tx_data[31:24],ro_tx_data[39:32],ro_tx_data[47:40],ro_tx_data[55:48],ro_tx_data[63:56]};3.2、PHY_rx_bitsync模块 该模块实现接收端字节对齐的功能 整体思路很简单下图为xilinx手册ug476当中对示例文件的介绍。 大致思维 在64B66B当中只有2;b10和2’b01俩种帧头是有效的所以我们只需要判断帧头是否是有效的就可以判断当前字节是否对齐。当检测到错误帧头时拉高一个slipbit脉冲信号那么Gearbox会自动将对齐窗口向后滑动一个比特注意每次拉高slipbit脉冲信号的时候至少要隔32个RXUSRCLK2时钟周期为了防止误判只有当连续收到64个正确头的时候才会判定为当前成功对齐随后释放PHY_rx的复位进行正常数据接收。在xilinx文档当中的状态机还增加了重新复位接受模块的状态就是判定对齐之后当连续收到16个错误头后判断对齐出现了错误重新进行对齐本工程当中没有这个状态出现一个错误头立马复位然后重新进行同步。 下图为仿真波形第一条黄线之前是进行不断同步的过程每次同步之间相隔32时钟周期俩条黄线之间是发生了错误判断的情况但在收到一个错误帧头后立马重新开始了同步第二条黄线有点看不清可以看下面黄色框框位置后是正常同步。 3.3、PHY_rx模块 接收端处理流程 先将GT输入数据进行大小端转换识别到SOF之后开始恢复数据识别EOF以及EOF位置根据EOF位置处理最后一拍数据以及KEEP信号 同样的在接收数据的时候每隔32时钟周期就有一个无效数据进行VALID信号处理的时候需要考虑该情况。这里还有一点很重要那就是识别到SOF后紧接着这个无效数据就来了这种情况也是需要单独讨论的接收端的r_invalid信号就是用来处理这种情况的。 主要代码 always(posedge i_rx_clk,posedge i_rx_rst) beginif(i_rx_rst)rm_axis_data d0;else if(r_eof (r_eof_local 7 r_eof_local 0))rm_axis_data {ri_rx_data_1d[47:0],16d0}; else if(w_eof (w_eof_local 0))rm_axis_data {ri_rx_data_1d[55:0],8d0};else if(w_eof (w_eof_local 7))rm_axis_data {ri_rx_data_1d[55:0],ri_rx_data[55:48]}; else if(r_receiving ri_rx_valid)rm_axis_data {ri_rx_data_1d[55:0],ri_rx_data[63:56]};else rm_axis_data d0; endalways(posedge i_rx_clk,posedge i_rx_rst) beginif(i_rx_rst)rm_axis_keep 8b1111_1111;else if(r_eof (r_eof_local 7 r_eof_local 0))case(r_eof_local)1 :rm_axis_keep 8b1111_1100;2 :rm_axis_keep 8b1111_1000;3 :rm_axis_keep 8b1111_0000;4 :rm_axis_keep 8b1110_0000;5 :rm_axis_keep 8b1100_0000;6 :rm_axis_keep 8b1000_0000; default :rm_axis_keep 8b1111_1111;endcaseelse if(w_eof (w_eof_local 0 || w_eof_local 7))case(w_eof_local)0 :rm_axis_keep 8b1111_1110;7 :rm_axis_keep 8b1111_1111; default :rm_axis_keep 8b1111_1111;endcaseelse rm_axis_keep 8b1111_1111; endalways(posedge i_rx_clk,posedge i_rx_rst) beginif(i_rx_rst)rm_axis_last d0;else if(rm_axis_last rm_axis_valid)rm_axis_last d0;else if(rm_axis_valid r_eof (r_eof_local 7 r_eof_local 0))rm_axis_last d1;else if(rm_axis_valid w_eof (w_eof_local 7 || w_eof_local 0))rm_axis_last d1;else rm_axis_last rm_axis_last; endalways(posedge i_rx_clk,posedge i_rx_rst) beginif(i_rx_rst)rm_axis_valid d0;else if(r_sof)rm_axis_valid d1;else if(rm_axis_last rm_axis_valid)rm_axis_valid d0;else if((!ri_rx_valid ri_rx_header ! 2b10) || r_invalid)rm_axis_valid d0;else if(r_revalid)rm_axis_valid d1;else rm_axis_valid rm_axis_valid; end四、上板测试 暂时还没有加扰和解扰所以直接光纤连接通信有点问题这里是开启回环模式下上板测试结果收发是正常的。