Verilog--逻辑操作符、位操作符与规约操作符

逻辑操作符

输入:两个操作数
输出:true 或 false,布尔值
逻辑与 &&
逻辑或 ||
逻辑非 !

位操作符

输入:两个操作数
输出:与输入同位宽的二进制
非 ~
与 &
或 |
异或 ^

规约操作符

输入:单个操作数
输出:单比特结果(对操作数逐位操作的结果)
与规约 &
或规约 |
异或规约 ^

示例

a=4’0110,b=4’b0011;
a&&b=1’b1; //a,b逻辑值非0,因而结果为1
a&b=4’b0010; //a,b按位与
&a=1’b0; //逐位与,该操作用以判断是否全1

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