第 4章 触发器电路

授课计划

教学内容

教学小结

一、授课计划

1、教学目标

1,熟练掌握基本 RS触发器的工作原理,

逻辑功能, 及钟控 RS触发器, JK触发器,

D触发器的逻辑功能, 时间波形图, 特性

方程 。

2,理解钟控 RS触发器, JK触发器, D触发

器电路的工作原理, 特点, 相互之间的

转换及常用 JK触发器, D触发器集成芯

片的使用 。

2、重点与难点

1、重点,1) 基本 RS触发器的工作原理、逻辑功能及

特点。

2) 钟控 RS触发器,JK触发器,D触发器的

特性表、状态图、状态方程及特点。

3) 主从 JK触发器、边沿 D触发器的特性。

4) 各种触发器的逻辑符号。

2,难点：

1) 同步触发方式存在的空翻问题。

2) 主从 JK触发器的一次变化问题。

3、学时分配：共 6学时

?第 1,2学时：基本 RS触发器

?第 3,4学时：钟控触发器

?第 5,6学时：集成触发器

二、教学内容

4.1 基本 RS触发器 (第 1,2学时)

基本触发器又称为臵 0、臵 1触发器。它是构成各种功能触发器的

最基本单元，所以也称为基本触发器。

1.电路结构

如图 4.1所示是一个由两个与非门 G1和 G2交叉耦合所构成的基本触

发器。图中 Q和 既表示触发器的状态又是输出端； 是两个输入

信号端。 上的小圆圈和字母上的“反号”，都表示输入信号低电

平有效，即低电平表示有信号，高电平表示无信号。

Q

SR和

SR,

(a)逻辑图 (b)逻辑符号

图 4.1 与非门构成的基本 RS触发器

2.工作原理

① 两个稳定状态：

基本触发器有两个稳定状态,0状态和 1状态。通常把 Q端的状态

定义为触发器的状态,Q=0,=1时，称为,0”状态； Q=1,=0时，

称为,1”状态。在没有输入信号即 =1,＝ 1时，如果触发器原来输

出状态 Q=0,=1，由于 G1输入全为 1，则触发器输出端状态 Q仍为 0；

同时,G2因 Q=0则触发器输出端 仍为 1。可见，触发器维持原来的 0

状态不变。同理可知，如果触发器原来状态 Q=1，触发器仍维持原来的

1状态不变。因此，当 =1,＝ 1时，两路输入信号都对触发器不起

作用，触发器维持原来状态不变，又称为保持。

② 接收信号过程：

当 =1,＝ 0时，如果触发器原来状态 Q=1，因 G1输入有 0，则输

出 Q仍为 1；而 G2输入全为 1，输出 仍然为 0，即触发器状态 Q仍然为 1.

如果触发器原来状态 Q=0，因 G1输入有 0，则输出为 1，即 Q由 0翻转为 1；

此时 Q＝ 1和 ＝ 1，使 G2输入 全为 1而输出为 0，即 也由 1翻转为 0。

可见，触发器原来状态无论是 0还是 1，当 =1,＝ 0时，都会使触发

器状态臵,1”。因此，称 为臵 1(或臵位)输入端。

当 =0,＝ 1时，如果触发器原来状态 Q为 1，因 ＝ 0，使 G2输

入有 0，输出 为 1，即 由原来的 0翻转为 1；此时 G1输入全 1而输出 Q

为 0，即触发器状态 Q由原来的 1翻转为 0。同理可知，如果原来状态 Q

为 0，触发器状态 Q仍然为 0。可见，当 =0,＝ 1时，触发器状态臵

,0”。因此，称 为臵 0(或复位)输入端。

Q Q

R S

Q

RS

R S

Q

Q Q

R S

S

R S R

Q Q

R S

③ 不允许在 端同时有效加信号。

基本触发器不允许在 端同时加信号，即在输入端不允许 =0、

＝ 0的情况。此时两个与非门 G1和 G2的输入都有 0，输出 Q和 都变

为 1，作为存储单元来说，这既不是 0状态，又不是 1状态，没有意义。

而且当信号撤销时，即 =1,＝ 1时，触发器转换到什么状态不能确

定，因此不允许 同时为低电平。

3,真值表, 波形图

由上面的分析可知由与非门构成的基本 RS触发器的逻辑功能, 用真值

表形式来描述, 如表 4.1所示 。

表 4.1 由与非门构成的基本 RS触发器的真值表

S, R R

S Q

S, R

R S

R S Q Q

原来

状态

输入 输出 功能

说明

0 1 1 0 1 保持

1 1 1 1 0

0 1 0 1 0 置 1

1 1 0 1 0

0 0 1 0 1 置 0

1 0 1 0 1

0 0 0 1 1 不允许

1 0 0 1 1

下面我们通过一个例子不进一步熟习基本 RS触发器的逻辑功能：

4,由或非门构成的基本 RS触发器

如图 4.3所示, 是由两个或非门交叉耦合构成的基本 RS触发器 。

这种触发器的逻辑功能同与非门构成基本 RS触发器相似，不同的是输

入端信号为高电平时有效。在 R和 S全为 0时，触发器保持原来的状态不

变；在 R和 S有一端为 1，另一端 0时，触发器状态可以翻转，臵 0或臵 1；

如果 R和 S同时为 1时,Q和 都为 0，这也是不允许的。所以，可得到由

或非门构成基本 RS触发器的真值表如表 4.2所示。

Q

Q Q

原来

状态

输入 输出 功能

说明R S

0 0 0 0 1 保持

1 0 0 1 0

0 0 1 1 0 置 1

1 0 1 1 0

0 1 0 0 1 置 0

1 1 0 0 1

0 1 1 0 0 不允

许1 1 1 1 1(a)逻辑图 (b) 逻辑符号

图 4.3

表 4.2

例

4.2 钟控 触发器 ( 第 3,4学时 )

为了克服基本 RS触发器直接控制的缺点, 可以增加两个控制门和一

个时钟脉冲控制信号, 让输入信号经过控制门传送 。 这样, 就构成了

钟控触发器, 其输出状态的变化就由时钟脉冲和输入信号来共同决定 。

通常由时钟脉冲来控制触发器的翻转时刻, 而由输入信号来确定触发

器的状态 。

钟控触发器按逻辑功能来分类, 可分为 RS,D,JK等类型触发器, 下

面来分别讨论 。

4.2.1 钟控 RS触发器

图 4.4 钟控 RS触发器的逻辑图

如图 4.4所示, 是在

基本 RS触发器 G1和 G2

基础上, 增加两个时

钟控制门 G3和 G4构成

的钟控 RS触发器的逻

辑图, CP是钟控脉冲

输入端, R,S是输入

信号端 。

在 CP＝ 0时, 钟控控制门 G3,G4都因输入有 0输出为 1,使基本 RS触发器

的输入信号 R＝ S＝ 1,则触发器保持原来的状态不变 。

在 CP＝ 1时, 钟控控制门 G3和 G4都开放, 输入信号 R,S通过 G3,G4门,

并且取, 反, 后分别加到基本触发器 G1,G2的输入端 上, 使输出状

态跟随输入信号 R,S的变化而改变 。

由此可得到钟控 RS触发器的真值表, 如表 4-3所示 。 在正常工作时, 钟

控 RS触发器输入信号也应遵守 RS＝ 0的约束条件 。

表 4-3 钟控 RS触发器的真值表

S, R

Q

原 来

状 态

钟控

CP

输 入

R S

功 能

说 明

0

1

0

0

× ×

× ×

0 1

1 0 保 持

0

1

1

1

0 0

0 0

0 1

1 0 保 持

0

1

1

1

0 1

0 1

1 0

1 0 置 1

0

1

1

1

1 0

1 0

0 1

0 1 置 0

0

1

1

1

1 1

1 1

1 1

1 1 不允许

Q

Q

出输

注：表中的符号, ×, 表示可以任意取值，即可以为 0也可以为 1。

1 特性表：

在表 4.3中, 如果把钟控脉冲作用之前触发器的原来状态, 称为现态,

用 Qn表示, 把钟控脉冲作用之后触发器建立的状态, 称为次态, 用

Qn+1表示, 那么, 可将真值表转换为另一种形式, 称为触发器的特性表,

如表 4.4所示 。 通常, 特性表只用来反映 CP＝ 1时, 在输入信号作用下

Qn+1和 Qn之间的逻辑转换关系, 所以, 表 4－ 3真值表所示的前两行在

特性表中可以省略； CP的状态取值也可以省略不写 。

表 4.4 钟控 RS触发器的特性表

Qn R S Qn+1 功能

0

1

0 0

0 0

0

1 保 持

0

1

0 1

0 1

1

1 置 1

0

1

1 0

1 0

0

0 置 0

0

1

1 1

1 1

×

× 不允许

2 状态图：

触发器只有两个状态 0和 1,故状态图中用两个圆圈, 并填入 0,1数

值, 分别表示 0状态和 1状态；用带箭头的弧线 ( 或直线 ) 表示状态的

转换情况, 线上标明了输入信号 R和 S的取值, 表示由现态转入次态的

输入转换条件 。 特性表最后两行的输入情况是不允许出现的, 所以状

态图也不表示 。 由上述作状态图的规则可得钟控 RS触发器的状态图如

图 4.5所示 。

图 4.5 钟控 RS触发器的状态 图 4.6 钟控 RS触发器的次态卡诺图

3 特性方程：

如果将表 4.4转换为次态卡诺图, 如图 4.6所示 。 经化简后, 可得到

钟控 RS触发器的特性方程式如下：

??

?

?

?

?

???

)RS

QRSQ nn

约束条件(0

1

通过上面的分析我们知道, 要描述触发器逻辑功能有特性表, 状态

图和特性方程等三种方法 。 它们的本质是一样的, 都是表示触发器的

状态变化, 只要理解和掌握其中一种表示形式, 就可以推导出其它形

式 。

4 钟控 RS触发器的特点

优点：选通控制 。 时钟脉冲到来即 CP=1时, 触发器接收输入信号,

CP=0时触发器被禁止 。

缺点,CP=1期间, 输入信号仍然直接控制着触发器输出端的状态；

R,S之间仍然有约束 。

下面我们通过一个例子来进一步熟习钟控 RS触发器的逻辑功能：

4.2.2 D触发器

通过对 RS触发器的分析可知 RS触发器的 R,S之间有约束的问题, 为

了解决这一问题, 可将钟控 RS触发器的 R端经过一个非门与 S端相接,

形成了只有一个输入端 D的触发器, 如图 4.8所示 。 它是由钟控 RS触发

器演变而来的, 通过对逻辑图的分析很容易知道, 无论 D取 0或 1,都

可以满足 RS＝ 0的约束条件, 从而避免了钟控 RS触发器中状态不定问

题的出现 。

D触发器的特性表和状态图如表 4.5和图 4.9所示：

Qn D Qn-1 功能

0

1

0

0

0

0 置 0

0

1

1

1

1

1 置 1

表 4.5 D触发器的特性表 图 4.9 D触发器的状态图

由 4.5不难得出 D触发器的特性方程为 Qn＋ 1＝ D

下面我们再通过一个例子来熟习 D触发器的特性：

4.2.3 JK触发器

在钟控 RS触发器的基础上, 增加两条反馈线, 将触发器的输出端 Q

和 交叉反馈到钟控控制门的输入端所构成的,如图 4.11所示是钟控 JK

触发的逻辑图 。 它是利用触发器两个输出状态 Q和 互补的逻辑关系形

成反馈, 既能使触发器保持有两个输入端起作用, 又能有效地解决在

CP＝ 1时两个输入同时为 1可能导致触发器状态不确定的问题 。 在这里

我们把两个输入端分别叫做 J和 K,故称为 JK触发器 。

Q

Q

图 4.11 JK触发器的逻辑图

& &

& &

J CP K

Q

Q

Q

由于 JK触发器是由钟控 RS触发器改进而成的, 若将 J和 S对应, K和 R对应

,则 JK触发器分别和 RS触发器的臵 0,臵 1和保持这三种逻辑功能是相同

的, 前面已作了详细的分析, 这里不再细述 。 在这里我们只重点分析当

输入端为 11时, JK触发器的状态变化 。 当输入端为 11时, 钟控 RS触发

器是不允许的, 而 JK触发器是允许的 。 如果 JK触发器原来处于 0状态 (

即 Qn＝ 0,＝ 1), 当 JK＝ 11时, 由于 Qn ＝ 0的反馈输入, 使 G4输入全为

1,输出为 0,则触发器状态臵 1；如果触发器原来处于 1状态, 同样由于

Qn ＝ 1和 ＝ 0的交叉反馈输入, 则触发器状态臵 0。 由分析我们可得到

如下结论：输入 JK为 11时, 在 CP的作用下, 触发器的次态总是和现态相

,反,, 即, 这种情况称为计数翻转功能 。 下面我们来分析下

JK触发器的特性表和状态图 。

表 4.6 JK触发器的特性表 图 4.12 JK触发器的状态图

nQ

nQ

nn QQ ??1

Qn J K Qn+1 功能

0

1

0 0

0 0

0

1 保 持

0

1

0 1

0 1

1

1 置 1

0

1

1 0

1 0

0

0 置 0

0

1

1 1

1 1

1

0 翻转

由表 4.6所示的特性表可以画出 JK触发器的次态卡诺图, 如图 4.13所示

。

图 4.13 JK触发器的次态卡诺图

经次态卡诺图化简，可得出 JK触发器特性方程为：

nnn QKQJQ ??? 1

我们下面我们通过一个例子来熟习 JK触发器的特性：

从触发器的波形图可以看出，任何时刻的输入波形，都可以找到

对应的输出波形。因此，波形图也能反映触发器的逻辑功能；而且比

较形象直观，但作图比较复杂。

目前生产的钟控触发器定型产品中只有 JK触发器和 D触发器两种, 其

他功能的触发器可以通过 JK触发器或 D触发器的输入端接上相应的转换

电路来得到 。

例如, 将 JK触发器的两个输入端 J和 K联接在一起作为一个输入端,

用 T表示, 所构成的解发器称为 T触发器 。 由 J＝ K=T代入 JK触发器的特

性方程, 可得到 T触发器的特性方程为：

nnn QTQTQ ??? 1

4.3 集成触发器 ( 第 5,6学时 )

现代半导体制作工艺已经可以把一个或许多个触发器集成在一块芯

片, 构成集成触发器 。

集成触发器多数是具有钟控控制的钟控触发器 。 钟控脉冲通常是周

期性矩形波 。 矩形波由 0变成 1时, 称为正边沿 ( 或上升沿 ) ；矩形波

由 1变成 0时, 称为负边沿 ( 或下降沿 ) 矩形波在, 1” ( 或, 0” ) 期

间, 称为高电平 ( 或低电平 ) 。

若按触发器钟控脉冲的触发方式分类, 可分为电平触发器, 主从触发

器和边沿触发器等类型 。

在实际应用中常用的触发器主要是主从触发器和边沿触发器, 下

面分别讨论几种集成触发器的触发方式及其特点 。 重点是主从触发器

和边沿触发器 。

4.3.1 电平触发器

在钟控脉冲为高电平 ( 或低电平 ) 时, 触发器工作, 这类触发器称

为电平触发器 。 电平触发器与上述的钟控触发器具有相类似的电路结

构 。 在钟控脉冲为高电平 ( 或低电平 ) 期间, 电平触发器均接收输入

信号, 输入信号改变, 触发器的状态就要发生相应的改变 。 在时序电

路中, 各触发器的输入一般是直接或间接至前级触发器的输出或

本身的输出上的, 这样一来, 在钟控脉冲的作用下, 触发器的输入信

号必须发生改变, 这就可能引起触发器状态多次转变 。

由于上述原因, 电平触发器存在, 空翻, 。 所谓, 空翻, 就是在一

个钟控脉冲的有效期间, 触发器的状态发生了两次或两次以上的翻转 。

下面我们通过一个例子来具体分析一下触发器, 空翻, 现象：

凡是采用电平触发方式的钟控触发器, 都可能存在着空翻现象 。, 空

翻, 会造成触发器状态的不确定和系统工作混乱, 这是不允许的 。 为避

免空翻应尽量缩短 CP＝ 1的宽度, 但在实际中是很难达到的, 因此, 克

服, 空翻, 的根本途径是改变触发器的触发方式 。

4.3.2 主从触发器

主从触发器是由具有, 主从结构, 关系的主触发器构成的 。 它采用

了主从触发方式 ( 又称为双拍触发方式 ), 即在同一个 CP的作用下,

分两个阶段来实现主, 从触发器的触发 。

现在以主从 JK触发器为例来分析：

1.电路结构

主从 JK触发器由主触

发器, 从触发器和非门组

成, 如图 4.16所示 。 图中

G1～ G4组成钟控 RS触发器

,称为从触发器； G5～ G8

组成钟控 JK触发器, 称为

主触发器 。

图 4.16 主从 JK触发器

钟控 CP直接作用在主触发器的钟控控制门 G7和 G8上, 属于电平触发

方式 。 同时 CP经非门 G9取反后, 作用在从触发器的钟控控制门 G3和 G4

上 。 从触发器状态的翻转是在 CP由, 1” 向, 0” 变化时才发生 。 可见

,每一个 CP脉冲对于主从触发器来说, 是分为两个阶段进行触发 。

2.工作原理

在 CP＝ 1期间, 主触发器接收 JK输入信号, 并根据 JK取值情总决定

主触发器的状态 Q主 ；而从触发器被封锁, 触发器维持原状态不变 。

当 CP由, 1” 向, 0” 变化(即负边沿)时，从触发器就跟随 Q和

变化。此时，因 CP＝ 0,主触发器的 G7和 G8被封锁，即使输入信号 JK发

生变化。主触发器也不接收，使 Q主 状态维持不变，由此也就克服了,

空翻, 现象。

3.主从 JK触发器的一次变化问题

在主从 JK触发器中, 有两条从 输出 Q和 端反馈到输入的联线, 因 Q

和 互补, 反馈到输入后, 必须封锁 J,K中的一个输入端 。 由于主从

J,K触发器仍然是在 CP＝ 1期间上输入信号, 若 J,K中有一端引入干

扰信号, 则可能使主触发器所接收, 但干扰信号消失后, 触发器却不

能恢复干扰前的状态 。 这称之为主 JK触发器的一次变化问题 。

下面我们通过一个例子来加深对主从 JK触发器的一次变化问题的理解

。

Q

Q

Q

由于主从 JK触发器存在着一次变化问题，在 CP＝ 1期间，必须确保 J,K的

输入状态保持不变。因此，使主从 JK触发器的使用范围受到了一定限制。

4.3.3 边沿触发器

依据钟控脉冲触边沿的不同, 可分为正边沿触发器和负边沿触

发器, 下面通过三种典型的边沿触发器来进行讨论 。

1.维持阻塞正边沿 D触发器

( 1) 电路结构 如 4.18所示是维持阻塞正边沿 D触发器 。 电路由

六个与非门构成, 其中 G1,G2组成基本 RS触发器, G3～ G6组成控制

门 。 CP端带有小三角符号, 表示正边沿触发 。

图 4.18 维持阻塞正边沿 D触发器

D

Q

& &

& &

& &

G1

G3

G5

G2

G4

G6

Q

1D C1

D CP

( 2) 工作原理

在 CP＝ 0期间, G3,G4被封锁, 输出都为 1,使基本触发器 G1,G2保

持原状态不变 。 这时, G5,G6跟随输入值 D变化, G5＝, G6＝ D。

当 CP正边沿到来时, G3,G4开放 。 接收 G5和 G6的输出信号, G4＝,

G3=D。 若 D＝ 0,G3＝ 0,一方面使触发器状态臵, 0” ；另一方面又经

过 ③ 线反馈至 G5的输入端, 封锁 G5( 克服了空翻 ), 使触发器输出状

态维持 0不变 。 在 CP＝ 1期间 。, G5输出的, 1” 还通过线 ④ 反馈至 G6的

输入端, 使 G6输出为 0,从而可靠地保证 G4输出为, 1”, 阻止触发器

状态可能向, 1” 翻转 。

若 D＝ 1,当 CP为正边沿到达时, D＝ 1送入基本触发器, 输出 1状态 。

同时, 通过线 ① 来输出 Q＝ 1； 通过线 ② 保证 G3＝ 1,触发器在 CP＝ 1期

间不会翻转为 0状态 。

通过上来分析, 我们可以得到如下结论,

维持阻塞 D触发器在 CP上升沿到达时, 接收 D输入信号, CP上升沿过

后, D信号不起作用, 即使 D发生改变, 触发器状态也不变, 而保持上

升沿到达时的 D信号状态, 因此, 维持阻塞 D 触发器是正边沿触发器 。

下面我们通过一个例子来进一步加深对维持阻塞 D 触发器特性的理

解,

D

D

2.具有传输时间差负边沿 JK触发器

( 1) 电路结构,

具有传输时间差负边沿 JK触发器 。 它的电路结构和主从触发器相似,

由 G1～ G3和 G4～ G6组成从触发器, 两个与非门 G7和 G8组成主接收门 。 如

图 4.20所示 。

a) 逻辑图 b)逻辑符号

图 4.20 具有传输时间差负边沿 JK触发器

Q

?

& &

& &

J K

CP

CP

1J 1K

( 2) 工作原理,

这种触发器主接收门传输延迟时间大于从触发器的翻转时间 。 设 JK

＝ 10,Q＝ 0,在钟控脉冲 CP作用后, 触发器状态应由 0翻转为 1。 下面

按 CP在一个周期内触发器的状态变化情况, 分别讨论 。

① CP＝ 0期间, 触发器状态不变 。 因为 CP为低电平时, 一方面封锁主

接收门 G7,G8,使其输出都为 1,即 J,K端输入信号变化对触发器的状

态无影响；另一方面从触发器的 G6和 G2输出都为 0,则触发器维持原来

状态不变 ( 即＝ 0) 。

② CP＝ 1时, 触发器态不变 。 当 CP由 0变 1的瞬间, CP一方面直接作用

于从触发器的 G6和 G2,使 G6输出由 0变为 1,G2输出仍为 0不变, 即仍为 0

不变；另一方面 CP也作用于 G7和 G8,由于 G7和 G8传输延迟时间较长, 在

CP为 1的瞬间, G7( 或 G8 ) 的状态尚不能改变, 所以触发器保持原来状

态不变 ( 即＝ 0) 。

在 CP＝ 1期间, 起初因 Q＝ 0,封锁了 G8,阻止, K”变化对触发器的影响,

使 G1的输出仍然为 1；而 ＝ 1反馈给 G5,G6和 G7,使 G6输出仍为 1,让触

发器仍然保持 0状态 。 当经过一个与非门的传输时间后, 主接收门的 G7

输出变为 0,使 G5输出也变为 0。 但由于 G6输出仍然为 1,G5输出发生的

变化并不会影响 G4的输出, 则触发器继续保持原来状态不变 ( 即 Q＝

0) 。 此时, G5输出变为 0仅为 CP负边沿到来时改变 Q的状态准备条件 。

③ CP为负边沿时, 触发器状态可变 。 当 CP由 1变 0时, G6的输出也由 1

变为 0,于是触发器输出状态 Q便由 G5的输出决定 。 此时 G5,G6都输出 0,

所以或非门 G4的 Q由 0翻转为 1；而 Q为 1又反馈出给 G3( 和 G2,G8),

Q

EW

D

使 G3输出为 1,则或非门 G1的输出由 1翻转为 0。 当然, CP由 1变 0也会作

用于 G7( 或 G8), 欲使 G7输出由 0变为 1来改变 G5输出 。 但 G7( 或 G8) 需要

一个与非门延迟时间后才能改变, 故在 CP为负边沿瞬间, G5输出尚不能

改变 ( 即仍为 0状态 ), 保证了触发器状态值是由 CP负边沿到达之前的 J

信号所确定 ( 即 Q＝ 1), 在经过一个与非门延迟时间后, G5虽变为 1，

但 CP已经变成, 0” 了, 触发器状态的翻转过程早已完成 。 所以, 这时

G5输出的, 1” 对触发器状态已无影响 。

关于 JK输入信号的其余三种情况, 可以按上述相同的方法分析, 这里

不再重复 。

可见，具有传输时间差负边沿 JK触发器，其状态的翻转仅取决于 CP

负边沿到达前一时刻的 JK值。故可克服空翻缺点，而且抗干扰能力强。

下面我们仍通过一个例子来使大家进一步理解具有传输时间差负边

沿 JK触发器的特性,

3.CMOS主从结构正边沿 JK触发器

前面仅介绍了 TTL集成触发器, 鉴于 CMOS电路具有微功耗, 高输入阻

抗, 抗干扰能力强及价格低廉等独特优点, 所以, 具有记忆和存储功

能的各种 CMOS触发器也越来越普通地被应用 。 CMOS触发器普遍采用主

从结构, 下面以 CC4027双 JK触发器为例来讨论 。

( 1) 电路结构

如图 4.22所示是 CC4027正边沿 JK 触发器的逻辑原理图 。 其中主, 从触

发器结构相同, 各由两个非门和两个传输门组成 。 主, 从触发器直接

构成 CMOS正边沿 D触发器 。 而正边沿 JK触发器是在 CMOS正边沿 D触发器

的基础上增加了输入转换电路构成的 。

图 4.22 CC4027正边沿 JK 触发器的逻辑原理图

( 2)工作原理

先以正边沿 D触发器为核心分析其逻辑功能 。

① CP＝ 0时, 触发器状态不变 。 因为 CP＝ 0时, ＝ 1,传输门 TG1导通,

TG2关断, 主触发器开放, 接收输入端 D的数据, D信号经两次反相后到

达 Q主 端, 则 Q主 ＝ D。 这时, Q主 跟随 D 端的状态变化 。 同时, 传输门 TG3

也关断, 从触发器被封锁使从触发器之间隔断联系；而传输门 TG4导通,

G3和 G4通过 TG4的反馈连接而形成自锁, 所以, 触发器输出状态保持不

变 。

② CP为正边沿时, 触发器状态可变 。 当 CP由 0变 1,由 1变 0时, 传输

门 TG2导通, 使两个非门 G1,G2通过 TG2导通, 使两个非门 G1,G2 通过

TG2建立起自锁, 主触发器保持了 CP正边沿到在前瞬间的 D的输入值

( 即 Q主 ＝ D) ； 而传输门 TG1关断, 使输入信号 D的变化不再影响主触发

器的状态 。 同时, 从触发器的传输门 TG3的导通, 使从触发器开放, 将

主触发器锁定的状态和 通过 TG3和 G3( 反相 ) 送到输出端, 则

。

在 CP＝ 1期间, 主触发器被封锁, 故不会产生一次变化问题和空翻 。

这种触发器在形式上是主从结构, 但输出状态的转换只在 CP的正边沿

时发生, 而且触发器所保持下来的状态仅取决于 CP正边沿到达时的输

入值, 故触发方式属于正边沿触发 。

CP

CP

主Q

DQQ n ??? 主1

CC4027正边沿 JK触发器只是在上述 D触发器的基础上增加转换电器而成,

其转换逻辑为, 故有, 符合

JK触发器的逻辑功能 。

4.3.4 触发器的异步输入端

集成钟控触发器除了钟控脉冲控制端, 输入信号端和输出端之外,

绝大多数的触发器还有两个异步输入端 。 其中, 用于直接臵 0状态的异

步输入端, 称为异步臵 0( 或复位 ) 端, 可用 RD( 或 ) 表示；用于直

接臵 1状态的异步输入端, 称为异步臵 1( 或臵位 ) 端, 可用 SD

( 或 ) 表示 。

下面以主从 JK触发器为例进行讨论 。

1 电路结构 如图 4.23所示是具有异步输入端的主从 JK触发器的逻辑

符号 。 它是以主从 JK触发器为主干电路, 再加上直接臵 0端 和直接

臵 1端 构成的 。 图中 RD和 SD用用小圆圈或字母上加, 非, 符号, 表示

低电平有效 。

QKQJD ?? nnn QKQJDQ ???? 1

DS

DR

DS

图 4.23 具有异步输入端的主从 JK触发器

a)逻辑图 b)逻辑符号

图 4.23 具有异步输入端的主从 JK触发器

2.特性表

其特性表如表 4.7所示 。 当 = =1时, 触发器按 JK功能正常工

作, 在 CP和 J,K信号的共同作用下, 主从 JK触发器能完成臵 0,臵 1、

保持和臵, 反, 功能 。 当 ＝ 0,＝ 1,无论 CP和 J,K何值, 无论

CP和 J,K为何值, 主, 从触发器由 ＝ 0直接强迫臵 1,即 Q＝ Q主 ＝ 1；

当 ＝ 1,＝ 0时, 主, 从触发器由 ＝ 0直接强迫臵 0,即 Q＝ Q主 ＝

0；可见 和 作用是使触发器在任何时刻都被强迫臵 1或臵 0,而

与当时的 CP及 JK输入信号都无关, 故称为异步输入端 。

和 相当于基本 RS触发器的输入的作用, 所以也要求遵守 RDSD

＝ 0的约束条件, 避免触发器状态出现混乱 。

表 4.7 具有异步输入端的主从 JK触发器特性表

DR

DR

DS

DS DR

DS

DS

DS

DS DR

DR

DR

DSRJK1?nQ

J K Qn+1 功 能

0 1 × × 1 置位

1 0 × × 0 复位

0 0 × × × 不允许

1 1 0 0 0 保持

1 1 0 1 1 置 0

1 1 1 0 1 置 1

1 1 1 1 0 翻转

DRDS

最后 我们通过一个例子来使大家进一步了解具有异步输入端的主

从 JK触发器的特性,

由上述中可以看出，钟控触发器可以通过两种途径来改变状态：

一种是通过异步输入端 和 (或 SD和 RD) 直接改变状态，这种方

法常用于预先设臵触发器的初始状态；另一种是在 和 都为 1(

或 RD和 SD都为 0)的前提下，通过钟控脉冲 CP和输入信号来改变状态

，这种方法主要用于实现逻辑功能。

DS DR

DS DR

本章小结

1,触发器有两个基本性质，一是有两个稳态，二是可触

发翻转。正是这两个基本性质，使触发器可以保持一

位二进制数据，因此，又把触发器叫做记忆单元。

2,表 4.9中的逻辑符号只画出正边沿触边器的一种常用符

号, 其他逻辑符号可在书中找到 。

3,任何一种钟控触发器的输出状态都是由钟控和输入信

号共同决定的 。 特别需要指出, 触发器的电路结构形

式和逻辑功能是两个不同的概念, 两者没有固定的对

应关系 。 同一种逻辑功能的触发器可以用不同的电路

结构来实现；同样, 用同一种电路结构的触发器可以

做成不同的逻辑功能 。

课后作业

T4.1,在由与非门构成的基本触发器中, R与 S端的输入电压波形如图

所示, 试画出输出端和的波形, 设触发器初始状态为 0。

T4.2,由或非门构成的基本触发器中,R和 S端的输入电压波形如图所

示，试画出输出端和的波形，设触发器初始状态为 0。

T4.5,什么是触发器的空翻现象？造成空间的原因是什么？空翻和不

定状态有什么区别？如何有效解决空翻问题？

T4.6,什么是触发器的, 一次变化, 问题？造成, 一次变化, 的原因

是什么？

T4.10,在维持阻塞正边沿 D触发器中，已知 CP和 D的电压波形如图所

示，试画出和的端的波形。设触发器初始状态为 0。

T4.11,如图所示是主从 JK触发器输入的 CP和 J,K电压波形, 试画出

主触发器 Q主 端和从触发器 Q端的工作波形 。 设触发器初始状态 Qn为 0

T4.14、在主从 JK触发器接成 T触发器电路中，已知 CP和 T输入端的电

压波形，如图所示，试画出 Q和 端的波形。设触发器初始状态 Qn为

0。

作业图 ]