高速信号传输约翰逊 pdf_高速数字电路仿真设计与测试技术发展趋势综述 (一)...

近十多年来，数字集成电路和各种接口总线标准的发展令人眼花缭乱，目不暇接。各个总线标准通常由不同团队制订，其纷繁芜杂的测试和测量技术给从业人员带来许多困扰。本文将就当下的一些主要接口总线标准的仿真设计与测试技术发展趋势作一些简明的总结和说明。推荐阅读：

是德科技：ADS 技术概述 - 克服信号和电源完整性挑战的 10 种方法zhuanlan.zhihu.com

一．数字集成电路和信号的发展趋势

集成电路的发明是人类历史上的一大创举，它极大地推动了人类的现代文明进程，在今天无时无刻不在影响着我们的生活。进入 21 世纪以来，集成电路的发展则更是狂飙猛进。今天的大规模集成电路生产和制造工艺已经达到 10 nm 量产水平，更高的集成度意味着同等体积下提供了更高的性能，当然对业内从业者来说遇到的挑战和问题也就越来越严峻。

在消费类电子行业，首先是核心处理器速度按照摩尔定律每 18 个月翻番，目前似乎已经遇到发展瓶颈。近几年以 Intel 为代表的产业界开始把发展的重点转向外部接口，接口的速率从 10 多年前最初的 1-2Gbps (以 SATA 和 PCIE 1.0 为代表) 到今天已经推高到 20 Gbps 左右(以 PCIE 4.0 和 Thunder Bolt 3.0 为代表)。

在数据传输和通讯系统行业，则呈现更为复杂的局面。主要体现在为了实现更高的数据交换和传输容量，除了提高数据传输速率外，还采用了多链路扩展和复杂调制的方案以实现更高容量的数据传输。比如采用多链路扩展以实现 400 G 骨干网通讯系统，及采用 PAM 和 QAM 等调制以实现更高的数据传输速率。

从数字电路设计和研发角度来看，集成电路外部的互连结构已经完成从传统的源同步并行架构向串行结构转化(核心处理器周边的存储总线如 DDR 除外)，从电路信号特点来看也已经完成从单端并行到差分串行的转化。

图 1 典型源同步时钟系统电路架构示意图

图 2 以PCIE 为代表的典型串行总线接口电路拓扑架构

传统的源同步时钟总线系统一般多采用并行单端信号，典型幅度在从 TTL-5V,CMOS- 3.3V/1.8V 左右。在设计和测试上遇到的信号完整性问题主要是反射和串扰，经常强调如何有效利用示波器的触发功能进行定位和捕获并分析,对示波器的波形捕获率及毛刺触发和建立/保持触发等能力均有很高要求。更高的波形捕获率可以更快更容易地发现和检测到波形中的异常和毛刺。通过快速和有效地波形捕获，发现或看到异常后则可以用示波器的一些高级触发功能进行定位并分析。除了常规的毛刺或建立/保持之类的触发功能外，近年的一些示波器产品还提供了简捷易用的区域触发功能，通过设定一个区域并判定其与波形的关系让示波器自动捕获。

与传统的单端并行总线不同，近 10 年来串行差分信号正在成为数字电路与系统中的主流，基本已经完全统治接口总线。在消费类电子领域, 目前最高的总线速率是 Thunder Bolt3 接口，达 20 Gbps.在数据通信与传输骨干系统，目前采用 25 Gbps 的 NRZ 编码的差分信号已经成熟，更高速率如 56 Gbps 的传输则会采用 PAM-4 编码实现。

今天的差分信号主要有如下特点，其一高速率带来的高转换速率或者说上升沿时间越来越快。比如 100 G CAUI-4 采用 25 G NRZ 传输其跳变沿时间仅 10 ps, 如下表所示:

表 1 CAUI-4 Host 发送端物理层信号特点

这种高转换速率或越来越小的上升沿时间意味着高频信号分量越来越多，因此信号从产生到传输到接收端恢复也必然引入更多的信号处理算法。

其二，差分信号幅度越来越小。以目前还在制订中的 PCIE4.0 规范为例，在芯片发送端单极幅度最高仅为 400mV 左右，差分最高仅为 800mV 左右。如下图示：

图 3 PCIE4.0 单端和差分信号电平

日益降低的信号幅度必将带来信噪比(SNR)的挑战，也即随着信号幅度越来越低，对整个电路系统的噪声要求也越来越严格。尤其是在近 3 年来越来越热的PAM 调制，比如广泛用于 200G/400G 传输的 PAM-4 技术，由于采用 4 电平调制，其对信噪比的要求比采用NRZ 编码的信噪比要高 9dB.

其三，由于高转换速率带来的高频信号分量在有限带宽的传输链路上传输过程中产生的损耗正在日益成为阻碍信号有效传递的障碍，相应地在发送端和接收端各种均衡，去/预加重等正在成为普遍采用的信号处理技术。

差分串行总线信号的发送端测试内容通常集中在眼图和抖动测试上。眼图是大量数据通过特定时钟恢复算法后切片叠加以反映整个信号传输系统性能的统计信息的测量方式。发送端信号的抖动测量则更多地是一种对系统的分析和调试方法，根据不同标准和规范的特点采用不同的算法进行抖动分析乃至分解从而找到其根源最终为提高信号的传输质量提供一种解决思路。近几年，为了实现更高传输带宽，比如PCIExpress 即 100G/200G/400G 传输中，也会采用多链路以实现大带宽，因此针对多链路串行差分总线，串扰测试也开始成为一个新的课题。

Reference:

High-Speed Digital System Design—A Handbook of Interconnect Theory and Design Practices
PCI Express 3.1 Specification
PCI Express 4.0 Specification 0.9
802.3-2012_SECTION6

二．设计仿真的重要性正在日益显现

电子产品发展到当前的时代，工程界已经积累了很多实践经验，再搭上互联网大力发展的快车，每一位工程师都可以很轻松地从其他人的工程经验分享中获得很多有价值和有助于自己设计的经验，但是经验并不是金科玉律，也不是都适合工程师特殊的设计需求。特别是信号传输标准发展非常快的今天，如大家常见的 USB、DDR、HDMI 总线等等，这一问题变得更加突出。以USB 为例，短短的 10 多年，它从 USB 2.0 发展到了 3.1，速率从480 Mbps 提高到 10 Gbps，增长了 20 多倍。我们在之前很多的设计经验可能已经不再适合当期的产品设计，这就需要通过仿真指导如何进行设计。

再比如，在设计 PCB 时，为了防止串扰，线与线之间的距离要保证在 3 倍线宽（3W）以上；或者高速信号不能跨分割等等。而在电子产品高速化、小型化和低电压大电流发展的背景下，已经没有足够的空间让线与线之间还能保证 3W 的间距；在任意层的 HDI 板上，也并不能保证每一类高速线都有完整的平面参考平面。如果真需要满足以前的一些要求，必然会导致高的设计和 BOM 成本。在这些限定下，工程师们如何突破这些既有的设计规则呢？仿真设计就成为一种必然的选择。

1、传统电路和高速电路的设计流程

传统电路设计一般是项目立项之后开始硬件电路设计，根据主要元器件设计规范和工程师的经验设计进行PCB 设计，制板完成之后调试并确定功能是否满足设计要求。如果发现问题再修改硬件和PCB 设计，会浪费很多时间和物料成本。

对于高速电路，不能再按照传统的流程进行设计，高速电路设计在传统设计的基础上增加了前仿真和后仿真以及信号完整性/电源完整性（SI/PI）测试环节。在这一流程中，通过前仿真可以验证电路设计是否正确，并根据实际的设计需求制定相应的设计规范，并输出给PCB 设计工程师进行设计。然后通过后仿真进一步验证设计是否符合要求。最后，再通过 SI/PI 测试以确保产品设计无误才量产发货。通过这样的流程，就能够把一些潜在的问题在研发过程中解决好，大大缩短研发的费用和周期。

下图所示为两种研发流程图，左图为传统产品设计流程，右图为高速电路设计流程：

（a）（b）

图 4 （a）传统产品设计流程，（b）高速电路设计流程

2、高速电路仿真的意义

下面是一个 DDR3 设计的实际案例。按照传统的方式进行设计时，工程师会按照主芯片给的设计规范进行设计。结合项目工程的需要，其 DDR3 的采用的是 T 型的拓扑结构， ECC 放置在如下图 5 圆圈中所示位置。在生产完成后的调试过程中，发现 DDR3 的信号出现非单调性。

图 5 DDR3 T 型结构（ECC 放在中间位置）

图 6 DDR3 T 型结构（ECC 放在中间位置）的仿真波形

在 ADS 中搭建拓扑结构并仿真，获得仿真结果如下图 6 所示，与测试结果基本吻合。

显然，所获得的波形有一个比较明显的非单调，不满足信号质量的要求，在信号传输过程中就有可能产生误码。通过分析，把ECC 的位置调整到如下图 7 所示的圆圈处：

图 7 DDR3 T 型结构（ECC 放置在T 型结构的一侧）

同样，在 ADS 中仿真的结果如下图 8 所示：

图 8 DDR3 T 型结构（ECC 放置在T 型结构的一侧）的仿真波形

获得的信号波形没有出现非单调的情况。按照以上设计改板后的测试结果与仿真一致。如果不进行仿真，那么只能在产品设计完成之后进行测试才能发现问题，如果要改善，只能再改板调整，还可能出现改板很多次的情况，这样就会延迟产品上市时间并增加物料成本。

下面是一个电源设计的案例。在产品调试过程中，DDR3 一直工作不稳定，经常出现数据丢失。经过测量后发现是 1.5V 的电源供电不足造成的。经过仿真分析发现，1.5V的电源在达到用电端之前已经降低到不能满足芯片的用电需求，如下图 9 所示，最低电压只有 1.44V：

图 9 电源跌落仿真结果

经过分析，原本电源层的铜厚是 1Oz，增加铜厚到 2Oz，并在另外一层平面层上再划分一块相同大小的电源平面给 1.5V 的电源网络。仿真获得的结果如下图 10 所示，最低电压达到1.49V，可以满足用电需求。

图 10 电源跌落仿真结果（改善后）

按照以上改善方法重新改板后，数据丢包的问题得到解决。

以上两个实际的案例说明，如果在研发设计阶段能够通过仿真，发现存在的问题，显然能够大大的缩短研发的周期。在高速类电子产品设计中，仿真不仅能在研发过程中优化产品的性能，还能直接节约产品成本。比如，通过传输通道优化，在保证性能不变的情况下，可以使用普通板材代替高速板材，等等。类似的案例比比皆是。

3、高速电路仿真的现状和解决方案

很多工程师已经意识到了信号完整性和电源完整性的仿真的重要性，但是现实却也存在一些困难，比如：仿真模型难以获取，仿真模型、仿真参数不准确，仿真软件比较复杂，仿真需要较深厚的理论基础等等。

这些问题已经得到了很多的改善。比如仿真模型，早期的 SPICE 模型涉及到 IP 问题难以获得，现在不仅仅有高精度的 IBIS 和 IBIS-AMI 模型，还有很多无源器件厂商能提供较完善的 S 参数模型。很多芯片厂商也开始提供加密后的 SPICE 模型。如果没有模型，在 ADS 中还可以根据仿真总线自定义仿真模型，如下图 11 所示：