易错笔记总结
- 每一个模块都需要有一个使能信号（en）和一个结束信号（done），以便控制每一个模块的开始和结束。
- 这个使能信号（en）一般是一般是以脉冲的形式给出。
- 编写激励文件时，输入是reg，输出是wire。这是连接试验台的检验性质决定的。
- 每一个输入端口，在激励时记得初始化。
- 在读入文件时，路径中是" / " 反斜杠。
- 面对操作符时，弄清楚是：谁对谁操作。左端对右端。还是右端对左端。
- 在大于特殊数字可以使用最高位为1表示。比如：大于3时可以使用第三位为1表示，因为4是100。大于7时可以用第四位为1表示,因为8是1000。以此内推。
- 产生上升沿或者下降沿时，记不清楚时，可以画出D触发器的输入和输出，注意并行特点。
- 对于异步转为同步的方式：可以异步的fifo、也可以使用打二拍来实现。很多数据要输入到FPGA中时，刚开始对于FPGA都是异步信号，要想实现同步，需要先将数据打二拍。当然打二拍还有一个作用就是为了数据能够稳定被传输。
- 在实现去掉整列逗号“,”时，可以将数据放入到Notepad++中，使用列操作快捷键Alt+鼠标左键进行列操作；或者使用替代功能Ctrl+f，使用空格代替逗号。注意最后是否存在分号。
- 看文章时，标题信息很重要。
- 文本的字体不一样，它的编码方式也可能一样，编码方式不一样就会出现乱码。
- 可以vivado（或者ISE）IDE里的help->documentation and tutorials里看各种需要用到接口的
