VHDL程序结构

--设计库和程序包调用
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
--电路端口说明和定义-VHDL实体描述部分
entity MUX41A is
--  Port ( );PORT(a,b,c,d : IN STD_LOGIC;s0,s1   : IN STD_LOGIC;y       : OUT STD_LOGIC );
end MUX41A;
--结构体说明部分
architecture Behavioral of MUX41A isSIGNAL S : STD_LOGIC_VECTOR(1 DOWNTO 0);
--电路模块功能描述
beginS <=  s1 & s0;PROCESS(s1,s0,a,b,c,d)--敏感信号表中也可以直接放S BEGIN CASE(S)