将一个信号同步到clk中的通式

module register_diff_clk(input clk,		input rst_n,	input in_a,output out_b	);reg[1:0] temp;always @(posedge clk or negedge rst_n)	if(!rst_n) temp <= 2'b00;else temp <= {temp[0],in_a};assign out_b = temp[1];	endmodule

//image_sensor_vsync同步到clk时钟域
wire image_sensor_vsync_r;	//帧同步信号，高电平register_diff_clk		register_diff_clk_dc2(.clk(clk),		.rst_n(rst_n),	.in_a(image_sensor_vsync),.out_b(image_sensor_vsync_r)	);				

异步时序：异步时序设计指的是在设计中有两个或以上的时钟， 且时钟之间是同频不同相或不同频率的关系。而异步时序设计的关键就是把数据或控制信号正确地进行跨时钟域传输。