一文说清Altium Designer中的PCB布局布线逻辑

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当你的PCB开始“说话”：在Altium里重建布局布线的工程直觉

你有没有过这样的经历？
原理图签核通过，BOM冻结，PCB也快画完了——结果第一次上电，ADC采样值跳变12 LSB，DDR4眼图闭合到只剩一条缝，千兆网口辐射超标被EMC实验室直接打回重改……
不是器件选型错，不是电源没滤好，也不是layout没按手册来。
问题出在：你一直在用鼠标“画线”，却忘了用脑子“建模”。

Altium Designer从来就不是CAD绘图软件。它是一套约束驱动的设计操作系统——而绝大多数人只把它当成了高级画图板。真正卡住效率与性能边界的，从来不是布线速度，而是在动第一颗器件之前，是否已完成了对整块板子的电气拓扑建模。

下面这四件事，决定了你到底是“在Altium里画PCB”，还是“用Altium实现系统”。

一、模块分区不是贴标签，是给噪声划“隔离区”

很多人把“分区”理解为在Mechanical Layer上画几个框、填点颜色，再起个ANALOG_ROOM的名字。这远远不够。

真正的分区，是物理层面的噪声解耦协议。它回答三个问题：
- 哪些信号最怕被干扰？（比如Σ-Δ ADC的REFIN、AIN±）
- 哪些噪声源最具破坏力？（比如多相VRM的SW节点、数字总线翻转沿）
- 它们之间，该用什么“墙”隔开？是空气间隙？分割地？屏蔽铜皮？还是独立电源轨？

在Altium中，Room只是视觉锚点，真正起作用的是你如何定义它的边界行为：

间距不是拍脑袋：模拟小信号走线距DC-DC电感中心 ≥20 mm（IPC-2221B Class 2推荐），不是因为“看起来舒服”，而是因为开关节点的dV/dt在FR-4介质中会通过容性耦合注入邻近网络——实测表明，缩短至15 mm时，REFIN噪声抬升达8 mVpp；
地平面不能随便割：L2和L5都是GND层，但若在L2上为ADC区单独铺一块“孤岛地”，又没通过单点（Star Ground）连接主地，反而会形成共模天线，放大30–100 MHz频段辐射；
电源覆铜必须带“身份”：L4层若同时供给NPU Core与ADC AVDD，哪怕用了LDO后稳压，只要LDO输入共用同一片铜，数字瞬态电流就会通过地弹调制模拟参考——这不是LDO的问题，是分区失效的后果。

✅ 实战技巧：在Altium中，用Design → Board Planning Mode进入规划视图，先拖出Room，再右键→Properties，勾选Assign Net Classes to Room，让后续规则自动绑定作用域。这才是Room的正确打开方式。

// CreateModuleRoom.pas —— 不只是画框，更是定义规则作用域 procedure CreateModuleRoom(ModuleName: string; X1,Y1,X2,Y2: Double); var Room: TRoom; begin Room := PCBServer.PCBObjectFactory(eRoom, '', 0, 0); Room.Name := ModuleName + '_ROOM'; Room.LocationRect := RectD(X1, Y1, X2, Y2); Room.Color := clBlue; Room.LineWidth := 0.2; // 关键一步：绑定Net Class，让规则自动生效 Room.NetClassName := ModuleName + '_NETCLASS'; PCBServer.AddPCBObject(Room); end;

二、信号流向不是连通性检查，是给每条线配“行车导航”

Altium的Interactive Routing之所以比Auto Router强，不是因为它更聪明，而是它允许你告诉它“这条路该怎么走”。

但前提是：你得先画出这张“路网图”。

什么叫“信号流向建模”？
不是看原理图里CLK连到FPGA哪个Pin，而是要问：
- 这个时钟是源同步还是系统同步？终端匹配在哪一端？
- DDR4 DQS是双向伪差分，它的返回路径是否全程紧贴GND平面？有没有在BGA下方被迫跨分割？
- 千兆以太网MDI差分对，在PHY侧是AC耦合，那么耦合电容之后的参考平面是否连续？它的回流路径是否被电源层缝隙切断？

这些，全靠你在PCB中显式定义From-To组来锚定。

⚠️ 注意：Altium默认不会为你创建From-To。它只认网络名。你必须手动告诉它：“DDR4_DQS_P和DDR4_DQS_N是一对”，“ETH_TXP和ETH_TXN必须等长且阻抗匹配”，否则Length Tuning就是无头苍蝇。

在PCB → Design → Rules → High Speed → Matched Net Length里设置：
-Scope:InNetClass('DDR4_DQS')
-Constraint:Matched Length = 5 mil,Max Uncoupled Length = 3 mm
-Violation Action:Online + Batch

这样，当你拉线时，Altium不仅显示当前长度，还会实时计算相对偏差，并在超出阈值时变红报警——它不是在帮你布线，是在陪你做设计决策。

三、层叠不是层数越多越好，是给信号配“专属高速公路”

6层板一定比4层好？8层一定比6层强？
错。错误的8层，不如正确的4层。

层叠的本质，是为不同性质的信号分配“专用通道”：
- 高速单端信号（如PCIe TX）需要低损耗、可控阻抗的微带线 → 宜放在L1，参考L2 GND；
- 差分对（如USB3.0）需对称耦合、低串扰 → 宜夹在L3/L4之间，形成带状线；
- 大电流电源（如12 V@30 A）需要低平面电感 → 必须用整层（L4 or L7），且避免分割；
- 敏感模拟电源（如AVDD=3.3 V）需高PSRR → 应独立铺铜，且与数字VDD之间用磁珠+π型滤波隔离。

我们常忽略的一点是：介电常数（Dk）不是固定值。FR-4在1 GHz下Dk≈4.4，到5 GHz会降到4.0；Rogers RO4350B则从3.48稳定到10 GHz。这意味着——
👉 若你用LSM按1 GHz算出50 Ω线宽为0.15 mm，实际跑在2.5 GHz DDR4上，阻抗可能已漂移到53 Ω，眼图张不开就是这么来的。

✅ 正确做法：在Layer Stack Manager中启用Frequency Dependent Dk选项（需导入材料S参数），并针对目标频段重新仿真。

层号	类型	铜厚 (μm)	功能说明	设计意图
L1	Signal	17	高速顶层，便于调试与返工	减少过孔，提升SI
L2	Ground	35	主参考地，低阻抗回流	承载DDR4、PCIe高频返回电流
L3	Signal	17	中间高速层，布设关键总线	避免L1拥挤，降低crosstalk
L4	Power	35	分割电源层（VCC_CORE / AVDD）	物理隔离数字与模拟供电域
L5	Ground	35	第二地层，支撑去耦电容	缩短高频环路，抑制PI谐振峰
L6	Signal	17	底层，放置连接器与低速外设	便于焊接与测试

四、约束规则不是DRC清单，是你写给布线引擎的“设计说明书”

很多工程师直到DRC报错才去看规则。这是本末倒置。

真正的约束预设，应该发生在原理图同步完成之后、第一个器件摆放之前。

为什么？因为：
- 层叠变了，阻抗规则就得重算；
- 网络类（Net Class）改了，From-To组就得重定义；
- BGA扇出策略定了，Fanout Via尺寸与焊盘连接方式就得提前锁定。

Altium的规则系统是有优先级的树状结构：

All（全局） └── Net Class（如DDR4_CLK） └── From-To（如CLK_TO_FPGA_U1） └── Specific Pad（如U1.Pin_12）

你必须清楚：某条规则该挂在哪一级。比如Clearance = 6 mil适用于All，但Length = 8000±50 mil必须挂在DDR4_CLKNet Class下，否则无法触发Length Tuning。

更进一步：把规则导出为XML，不仅是备份，更是设计资产沉淀。下次做同类项目，双击导入，5分钟重建一致性约束体系。

<!-- DDR3_Timing_Rules.xml --> <Rule Name="DDR3_CLK_Length" Type="Routing"> <Scope>NetClass('DDR3_CLK')</Scope> <Constraint> <Length Min="7500" Max="8500" Target="8000"/> </Constraint> </Rule>