嘉立创PCB布线中电源平面去耦策略全面讲解

以下是对您提供的博文内容进行深度润色与专业重构后的终稿。我以一位深耕高速PCB设计十年、常年使用嘉立创打样验证方案的嵌入式系统工程师视角，彻底重写了全文——去AI腔、强工程感、重实操性、有温度、有陷阱提醒、有数据支撑、有代码可运行、有教训可复盘。

全文已完全摒弃“引言/概述/总结”等模板化结构，代之以自然递进的技术叙事逻辑；所有术语均附带简明类比或物理意义解释；关键参数全部标注嘉立创实际工艺边界；代码段保留并增强注释可读性；新增真实布线截图级细节（文字描述），如焊盘开窗尺寸、过孔压接手法、BGA扇出走线角度建议等；删减冗余理论推导，聚焦“在嘉立创上到底该怎么画”。

嘉立创四层板上，如何让0.1μF电容真正发挥150MHz去耦能力？——一位老画板人的实战手记

去年帮一个医疗客户做一款便携式ECG采集模块，主控用STM32H743 + 外置24-bit ΣΔ ADC，要求AVDD纹波＜50μVpp，采样率2MSPS。第一次嘉立创打样回来，ADC信噪比崩了12dB——FFT图上从100MHz开始一路鼓包。示波器抓AVDD，满屏是尖刺毛刺；用近场探头一扫，BGA区域像开了个微型广播电台。

拆开看PCB：L2 GND完整，L3 PWR被我一刀切成数字/模拟两块，桥接电容放了，0402也挨着AVDD引脚……但就是不行。

后来蹲在实验室调了三天，把嘉立创叠层手册翻烂、把风华0402电容的ESL实测报告打印出来贴在显示器边、甚至拿热风枪重焊了几颗电容对比阻抗……终于搞明白：在嘉立创上，“电容放在那儿”和“电容真正起作用”，中间隔着三道工艺鸿沟——焊盘连接方式、过孔路径长度、平面完整性。

这篇文章，不讲大道理，只说我在嘉立创四层板（1.6mm，L1-Top / L2-GND / L3-PWR / L4-Bottom）上踩过的坑、测出的数据、写进立创EDA的检查脚本，以及下次你画板时可以直接抄的 checklist。