一块芯片除了正常的逻辑以外，还需要创建一些测试电路用来测试芯片是否存在缺陷。而对于数字逻辑模块，需要将相应的寄存器串起来，形成一条scan chain。

由于串scan chain时，还未进行布局布线。因此，scan chain的顺序与实际的布局后的差距会很大。

如图1左所示，可以看到原始scan chain，按照reg1->reg2->reg3的连接顺序穿插。但place之后，发现reg1与reg3靠得更近。而如果按照原先scan chain的顺序，会发现，寄存器的Q->SI的走线会变得很长。为了完成连线，工具可能还会插入buffer来解drv，因此造成了面积上的浪费或者导致congestion问题。

图1

而进行scan reorder后（图1右），可以发现scan chain的连接顺序与place后的相吻合。这么做便大大降低了scan net绕线所引起的congestion，降低了绕线面积。

需要注意，如果scan def中带有+ ORDERED，代表该reg不可以进行scan reorder。