PCB阻抗匹配：高速信号设计核心技巧

实现PCB阻抗匹配需要控制传输线的特性阻抗与信号源及负载阻抗一致，主要步骤如下：

根据信号标准确定目标阻抗（如USB为90Ω差分，DDR为单端50Ω）
特性阻抗公式： $$ Z_0 = \frac{87}{\sqrt{\varepsilon_r + 1.41}}\ln\left(\frac{5.98h}{0.8w + t}\right) \quad (\text{微带线}) $$ 其中$\varepsilon_r$为板材介电常数，$h$为介质厚度，$w$为线宽，$t$为铜厚。

参数	影响规律	典型值
线宽$w$	$w \uparrow \Rightarrow Z_0 \downarrow$	0.15mm (50Ω)
铜厚$t$	$t \uparrow \Rightarrow Z_0 \downarrow$	1oz=0.035mm
介质厚度$h$	$h \uparrow \Rightarrow Z_0 \uparrow$	0.2mm (FR4)
绿油覆盖	增加电容，降低$Z_0$约2Ω

示例参数（FR4板材50Ω单端线）：

实际设计需通过专业软件计算具体数值，并考虑生产工艺偏差（±10%）。高频信号建议预留π型匹配网络位置。

PCB阻抗匹配技术详解：原理、设计与实现

摘要：简述PCB阻抗匹配的重要性（保证信号完整性，减少反射，提高传输速率），以及本文将要涵盖的核心内容。

微带线
- 结构：信号线在表层，下方有参考平面。
- 阻抗影响因素：线宽$$w$$、介质厚度$$h$$、介电常数$$\varepsilon_r$$、铜箔厚度$$t$$。
- 近似公式：$$Z_{0_microstrip} \approx \frac{87}{\sqrt{\varepsilon_r + 1.41}} \ln(\frac{5.98h}{0.8w + t})$$ (或其他更精确公式)。
带状线
- 结构：信号线在内层，上下均有参考平面。
- 阻抗影响因素：线宽$$w$$、介质总厚度$$h$$、介电常数$$\varepsilon_r$$、铜箔厚度$$t$$、信号层到上下平面的距离$$h_1, h_2$$。
- 近似公式：$$Z_{0_stripline} \approx \frac{60}{\sqrt{\varepsilon_r}} \ln(\frac{4h}{0.67\pi w (0.8 + t/w)})$$ (或其他更精确公式)。
差分线
- 结构：一对等长、等宽、等间距的耦合传输线。
- 阻抗类型：差分阻抗$$Z_{diff}$$ (线对间阻抗)，共模阻抗$$Z_{comm}$$。
- 影响因素：线宽$$w$$、线间距$$s$$、介质厚度$$h$$、介电常数$$\varepsilon_r$$。

目标阻抗值的确定
- 根据芯片数据手册的驱动端/接收端阻抗要求。
- 根据接口标准要求（如USB：90Ω差分，DDR：单端50Ω等）。
利用PCB设计软件进行阻抗控制
- 设置叠层结构：定义每层厚度、材料、铜厚。
- 使用内置阻抗计算器：输入参数（线宽、间距、层厚、介电常数），计算并调整以达到目标阻抗。
- 指定网络/差分对的阻抗规则：在规则管理器中设置目标值及容差。
关键设计参数的调整
- 线宽$$w$$：最常用且有效的调整参数。增大线宽降低阻抗，减小线宽提高阻抗。
- 介质厚度$$h$$：增加信号层到参考平面的距离可提高阻抗（微带线效果更明显）。但受层压板厚度限制。
- 介电常数$$\varepsilon_r$$：选择不同$$ \varepsilon_r $$的板材直接影响阻抗。高频板材通常$$ \varepsilon_r $$更低。
- 铜箔厚度$$t$$：影响相对较小，但精确计算时需考虑。铜厚增加会略微降低阻抗。
- 差分线间距$$s$$：减小间距会降低差分阻抗$$Z_{diff}$$。
- 绿油：覆盖在表层走线上的阻焊层会增加有效介电常数，略微降低阻抗。
层叠设计与阻抗
- 合理的层叠结构是保证阻抗可控的基础。
- 参考平面的完整性：避免跨分割，确保信号回流路径畅通。
- 电源平面作为参考平面时的注意事项。

与PCB制造商沟通
- 提供详细的叠层结构要求和目标阻抗值。
- 确认制造商使用的板材参数（特别是精确的$$\varepsilon_r$$）。
- 理解制造公差（线宽、层厚）对阻抗的影响范围。
利用专业阻抗计算工具
- 如Polar SI9000等工具，提供更精确的计算模型（考虑铜箔粗糙度、阻焊层等）。
- 将计算结果作为设计依据提供给制造商。
TDR测试验证
- 时域反射计原理：向传输线发送脉冲，测量反射信号。
- 解读TDR曲线：识别阻抗变化点（连接器、过孔、线宽变化等），评估实际阻抗值是否符合设计要求。
- 测试板制作：设计专门的阻抗测试条（包含各种线宽/间距组合）。