全加器晶体管级实现指南：手把手构建CMOS电路

从逻辑门到晶体管：手把手设计一个高性能CMOS全加器

你有没有想过，当你在Verilog里写下assign S = A ^ B ^ Cin;的时候，背后到底发生了什么？那行看似简单的代码，最终会变成芯片上几十个微小的MOS晶体管，它们协同工作，在皮秒级时间内完成一次加法运算。

在数字IC设计的世界里，全加器（Full Adder）就是这样一个“基石中的基石”。它虽小，却承载着整个算术逻辑单元（ALU）的起点。而真正决定系统性能的关键——不是你用了多少行代码，而是这些逻辑如何被物理实现。

今天，我们就撕开抽象层，深入硅片内部，从布尔代数出发，一步步构建出真实的CMOS全加器电路。你会看到：一个异或操作是如何用四个传输门实现的；为什么进位输出路径决定了整个加法器的速度瓶颈；以及——怎样通过晶体管级优化，在面积、功耗和速度之间做出最优取舍。

全加器的本质：不只是三个输入两个输出

我们先来回顾一下全加器的功能：

输入：两个数据位 $ A $、$ B $，以及低位来的进位 $ C_{in} $
输出：
和 $ S = A \oplus B \oplus C_{in} $
进位 $ C_{out} = AB + BC_{in} + AC_{in} $

这看起来像是教科书上的标准答案。但如果你只停留在这个层面，那你永远只能依赖标准单元库去综合。

真正的设计师要问的是：

“这些表达式能不能简化？”
“有没有更高效的开关网络可以实现它？”
“哪条路径最慢？哪个节点切换最频繁？”

比如，我们可以把 $ C_{out} $ 改写为：

$$
C_{out} = AB + (A \oplus B)C_{in}
$$

这个形式揭示了一个重要事实：只有当A和B不同时，$ C_{in} $ 才会影响进位输出。换句话说，如果 $ A=B=1 $，不管 $ C_{in} $ 是啥，都会产生进位；而如果 $ A=B=0 $，则完全依赖 $ C_{in} $ 是否能“传递”上来。

这种洞察，是通往高效电路设计的大门。

静态CMOS实现：稳健但笨重的经典方案

静态CMOS是最基础也是最可靠的数字电路风格。它的核心思想很简单：
-NMOS组成下拉网络（PDN），负责将输出拉低；
-PMOS组成上拉网络（PUN），负责将输出拉高；
- 两者互补，确保任何时候输出都有强驱动。

构建 $ C_{out} $ 的CMOS结构

我们以 $ C_{out} = AB + BC_{in} + AC_{in} $ 为例。

下拉网络（PDN）

我们要让NMOS导通当且仅当至少有两个输入为1。这意味着三种情况：
1. $ A=1, B=1 $
2. $ B=1, C_{in}=1 $
3. $ A=1, C_{in}=1 $

所以PDN应该是这三个条件的并联结构。每个条件由两个串联的NMOS表示：

Vss | +- A ── B ──┐ | | +- B ── Cin┤ | | +- A ── Cin┘ | S_out (to inverter)

注意：这里其实输出的是 $ \overline{C_{out}} $，所以我们还需要加一个反相器才能得到正逻辑。

上拉网络（PUN）

根据对偶性，PUN应实现其德摩根变换：

$$
\overline{C_{out}} = (\overline{A}+\overline{B})(\overline{B}+\overline{C_{in}})(\overline{A}+\overline{C_{in}})
$$

展开后得到PUN结构：三组并联支路，每组由两个并联的PMOS构成，整体串联。

虽然可行，但布线复杂，寄生电容大，且需要6个晶体管用于PUN + 6个用于PDN + 2个用于反相器 → 总共14个MOS管仅用于 $ C_{out} $！

再看 $ S = A \oplus B \oplus C_{in} $

异或三次嵌套，直接用静态CMOS实现非常低效。通常的做法是分步构造：

先做 $ T = A \oplus B $
再做 $ S = T \oplus C_{in} $

每一级XOR都需要复杂的传输树结构，总晶体管数轻易突破16个。

总计：一个完整的静态CMOS全加器通常需要28~30个晶体管。

模块	晶体管数
$ A \oplus B $	~8
$ T \oplus C_{in} $	~8
$ C_{out} $	~14

✅优点：稳定、噪声容限高、易于自动化综合
❌缺点：面积大、延迟高、功耗偏高（尤其在高频翻转时）

传输门逻辑：用“开关思维”重构加法器

如果我们换个角度思考：MOS晶体管本质上是个电压控制的开关，那为什么不直接用它来“选择”信号？

这就是传输门（Transmission Gate, TG）的精髓所在。

什么是传输门？

一个传输门由一对并联的NMOS和PMOS组成，受互补控制信号驱动：

NMOS擅长传“0”（强下拉），但传“1”会有阈值损失
PMOS擅长传“1”，但传“0”较弱
并联之后，就能实现全摆幅、双向传输

典型结构如下：

Ctrl │ A ───┬────┼───────→ B │ │ [NMOS] [PMOS] │ │ GND VDD │ /Ctrl

只要 $ Ctrl=1 $，信号就可以自由通过。

用传输门实现异或（XOR）

来看看如何用4个晶体管实现 $ X \oplus Y $：

+----[PMOS(Y)]----+ | | Input X ─────────────+ +── Output (X⊕Y) | | +----[NMOS(/Y)]---+ ↑ 控制信号来自 Y 和 /Y

当 $ Y=0 $，传输门导通，输出等于 $ X $
当 $ Y=1 $，传输门断开，另一条路径导通，输出等于 $ \bar{X} $

于是输出就是 $ X \oplus Y $，仅需4T！

同理，第二级再用同样的结构处理 $ (A\oplus B) \oplus C_{in} $，总共只需8个晶体管就完成了 $ S $ 输出。

多数函数实现 $ C_{out} $

还记得吗？
$$
C_{out} = AB + BC_{in} + AC_{in} = \text{MAJ}(A,B,C_{in})
$$

即：三个输入中至少有两个为1时输出为1。

这个函数非常适合用多路选择器结构实现。例如，利用 $ A $ 和 $ B $ 作为控制信号，选择不同的 $ C_{in} $ 路径：

When A=B=1 → always carry (output = 1) When A=B=0 → no carry unless Cin=1 → output = Cin When A≠B → carry if Cin=1 → output = Cin

所以可以归纳为：

$$
C_{out} =
\begin{cases}
1 & A=B=1 \
C_{in} & A \neq B \text{ or } A=B=0 \
\end{cases}
\Rightarrow C_{out} = AB + (A \oplus B)’ C_{in}
$$

等等，不对！修正一下：

实际上应为：

$$
C_{out} = AB + (A \oplus B) C_{in}
$$

所以可以用一个两输入MUX来实现：
- 数据输入0: $ AB $
- 数据输入1: $ C_{in} $
- 选择线: $ A \oplus B $

而MUX本身也可以用传输门实现！

最终结果：整个 $ C_{out} $ 路径可压缩至约6~8个晶体管。

综合收益

实现方式	晶体管总数	相对优势
静态CMOS	28~30	稳定通用
传输门逻辑（TG）	14~18	面积减半，速度快30%以上

更重要的是，关键路径上的串联器件减少，显著降低了传播延迟。

动态与差分逻辑：为极致性能而生

如果你的目标是GHz级别的CPU核心，那么静态逻辑可能已经不够用了。

这时就得上“狠活”了——动态CMOS和差分逻辑。

CPL（Complementary Pass-Transistor Logic）

CPL使用差分信号对工作。每个输出都有正负两条线：

$ S $ 与 $ \bar{S} $
$ C_{out} $ 与 $ \overline{C_{out}} $

每条路径由一组传输门网络驱动，输出始终是对称的。

好处非常明显：
- 自然抗噪（共模抑制）
- 开关更快（负载轻）
- 可级联性强

坏处也很现实：
- 晶体管数量翻倍（50+个）
- 功耗飙升
- 版图匹配要求极高

但它确实在Intel早期Pentium处理器的ALU中广泛使用。

Domino Logic 加速进位链

在超前进位加法器（Carry-Lookahead Adder）中，关键路径往往落在生成G/P信号和快速计算进位上。

采用Domino逻辑可以在单一时钟边沿内完成预充电和评估，避免多级反相器带来的延迟累积。

典型流程：
1. 时钟低：输出预充为高
2. 时钟上升：开始评估，若条件满足则下拉为低

由于只有一条下拉路径，无需PUN，速度快，但必须防止电荷泄漏。

这类技术常用于高端CPU的关键路径定制模块中。

实战建议：怎么选？怎么看？怎么调？

别以为画完原理图就结束了。真正的挑战才刚刚开始。

1. 根据应用场景做决策

场景	推荐实现方式	原因
低功耗IoT传感器	静态CMOS	漏电少，稳定性优先
GPU ALU前端	传输门 + 动态逻辑	速度至上
存储器周边逻辑	标准单元自动综合	快速迭代，面积可控
AI加速器MAC单元	定制化混合结构	吞吐量敏感，需精细调优