高速串行通信测试中信号发生器的关键参数设置要点

高速串行通信测试中，如何让信号发生器“说真话”？

在5G基站、AI训练集群和超算互联的机柜深处，数据正以每秒上百吉比特的速度奔涌。PCIe 6.0逼近112 Gbps，CPO（共封装光学）链路挑战着传统铜缆的物理极限——在这个“速率即生命”的时代，一个微小的眼图闭合或几皮秒的抖动偏差，都可能让整个系统从“可用”滑向“不可靠”。

而在这条严苛验证链的起点，往往是一台被工程师寄予厚望的高速信号发生器。它本该是“最诚实的信使”，模拟出真实世界中最恶劣却合规的信号场景。但现实却是：同样的DUT，在不同实验室测出截然不同的误码率；调好了的眼图，换一台仪器又闭上了。

问题出在哪？不是芯片不行，也不是示波器不准，而是我们没教会信号发生器“说真话”—— 它输出的每一个毫伏、每一度相位、每一级预加重，都需要精准设定，否则生成的就是“虚假现实”。

本文不讲教科书定义，也不堆砌参数表，而是从一线实战出发，拆解那些决定测试成败的关键设置细节，帮你把信号发生器真正变成可信赖的“压力制造机”。

幅度与阻抗：别让第一米就反射回来

很多人以为，只要把电压设成协议要求的800 mVpp差分，任务就完成了。但真相是：你看到的幅度，未必是DUT实际收到的幅度。

为什么你的信号还没进通道就开始变形？

想象一下：信号发生器输出端是50Ω，连上一段特性阻抗也是50Ω的电缆，看起来完美匹配？不一定。如果中间有个转接板，走线因设计误差变成了53Ω，或者SMA连接器氧化导致接触电阻升高——这些都会引发瞬态反射。

一次反射可能只是个小台阶，但在10+ Gbps的NRZ信号里，前一个符号的反射会叠加到后一个符号上，形成ISI（符号间干扰），眼图立刻变窄。

真实案例：某团队调试USB4接收端时，发现眼高始终差50 mV。排查三天才发现，夹具上的偏置网络多焊了一个1 kΩ电阻，轻微拉低了共模点，导致有效摆幅缩水。

关键操作清单：

✅确认输出阻抗模式：现代AWG通常支持“50Ω驱动”和“高阻驱动+外端接”两种模式。对于片上探针测试（probing），建议使用高阻输出，再在外围用贴片电阻做精确端接，避免探针电容影响匹配。
✅校准路径插入损耗：哪怕是一根30 cm的优质同轴线，在20 GHz也可能衰减1.5 dB。务必在正式测试前，用网络分析仪测量完整路径的S21，并在信号发生器中补偿增益。
✅共模电压必须对齐：比如PCIe Gen5规定Tx共模为850 mV ±15 mV。若你的DUT输入灵敏度只有±50 mV偏移容忍度，那信号源的DC偏置就得控制在±5 mV以内——这需要仪器具备精细调节能力，而非粗略的“默认值”。

一句话总结：幅度不仅是数字，更是路径系统的综合结果。不做去嵌（de-embedding），等于裸奔上场。

边沿速度：快≠好，慢≠安全

工程师常陷入两个极端：要么追求极致陡峭的上升时间来“考验接收器”，要么故意放慢边沿“防止过冲”。但高速串行通信不是比谁更猛，而是要模拟真实发送器的行为边界。

上升时间到底该设多少？

有个经典公式：
$$ f_{\text{bw}} \approx \frac{0.35}{T_r} $$

假设你要测的是25 Gbps NRZ信号（UI = 40 ps），理想边沿应在20% UI左右，即约8 ps。代入公式，所需带宽约为43.75 GHz。这意味着你的信号发生器至少要有40 GHz以上的模拟带宽，且最小上升时间优于7 ps。

但这并不意味着你应该永远用最快边沿！

若你在验证一颗工艺角偏慢的SerDes，它的自然上升时间可能是12 ps。这时如果你用7 ps边沿去测，相当于拿赛车考驾照，结果当然“通过”，但毫无意义。
反之，若你正在评估通道谐振风险，则可以主动使用更快边沿激发潜在共振峰，提前暴露设计隐患。

实战建议：

🔧启用“软化边沿”功能：一些高端AWG允许你独立调节上升/下降斜率，甚至引入可控的非单调性（non-monotonic edge），用于研究DFE对预判错误的恢复能力。
🛠️配合示波器验证：使用实时示波器捕获原始波形，检查是否有隐藏的回沟（dip）或双跳（double transition）。这些往往是封装寄生LC引起的谐振迹象。

记住：边沿控制的本质，是控制频谱内容。你想让信号携带哪些频率成分，就应该让它长什么样。

预加重怎么配？别再瞎猜dB数了

“加3 dB去加重试试？”——这是很多工程师面对眼图闭合的第一反应。但这种经验主义做法，常常导致过度补偿或补偿不足。

预加重的本质：逆向信道滤波

理想的预加重，应该是信道传输函数 $ H(f) $ 的逆。也就是说，如果信道在12 GHz衰减了6 dB，你就得在那里提升6 dB。

但在实际操作中，我们只能通过有限抽头（taps）来逼近这个理想响应。常见的两抽头FFE结构如下：

Output = Main_Tap × Current_Symbol + Post_Cursor × Previous_Symbol

例如：
- Main Tap = 1.0, Post Cursor = -0.5 → 相当于–6 dB 去加重
- Main Tap = 0.707, Post Cursor = 0.354 → –3 dB 主抽头 + –9 dB 后抽头（组合高频增强）

如何科学配置？

获取信道模型：优先使用实测S参数或仿真得到的插损曲线（IL vs. freq）。
计算目标补偿量：在奈奎斯特频率（$ f_N = \text{Baud Rate}/2 $）处读取衰减值，作为预加重等级参考。
- 示例：PCIe Gen5 @ 16 GT/s，$ f_N = 8 $ GHz，典型背板插损约 -8 dB → 至少需8 dB预加重支持。
利用仪器自动优化功能：部分AWG提供“Auto Emphasis Sweep”模式，可自动扫描多组tap权重，配合BERT反馈找出BER最低点。

SCPI脚本真能用吗？来看个实战片段

// 配置Keysight M8196A实现自定义FFE write_scpi(":SOURce1:EMBLe:STATe ON"); // 开启嵌入式均衡 write_scpi(":SOURce1:EMBLe:TAP1 0.89"); // 主抽头 -1dB write_scpi(":SOURce1:EMBLe:TAP2 0.45"); // 后抽头 -7dB write_scpi(":SOURce1:EMBLe:PRECursor OFF"); // 关闭前导抽头

这段代码看似简单，但背后藏着关键逻辑：所有tap值都是归一化系数，总能量守恒。如果你把Main Tap设得太小，即使Post Cursor很强，整体输出也会变弱，反而降低SNR。

所以，每次改完预加重，一定要重新核对差分Vpp是否仍在协议范围内！

码型不只是PRBS：选错序列，测试白做

提到高速测试，大家第一反应就是PRBS7、PRBS31。但你知道吗？短周期码型可能导致误判。

PRBS7的问题：太“规律”了

PRBS7周期仅127 bit，在25 Gbps下每5 ns就重复一次。这意味着：
- 某些特定bit模式反复出现，可能恰好避开最差ISI场景；
- 接收端CTLE/DLL可能“学会”适应这种周期性干扰，给出过于乐观的结果。

相比之下，PRBS31周期长达 $ 2^{31}-1 \approx 2.1 $ billion bits，连续运行数小时都不会重复，在统计意义上更能代表随机数据流。

⚠️ 注意陷阱：某些低成本AWG内存有限，无法存储完整PRBS31。此时若强行循环短段落，等效仍是伪周期信号，失去长码型意义。

更聪明的玩法：定制训练序列 + 错误注入

协议一致性测试中，K28.5、COM八重字符等特殊序列不可或缺。你可以：
- 在Pattern Memory中预存一帧包含训练字段、空闲码和包头的数据流；
- 使用Segment模式，在特定位置插入单比特翻转，模拟突发误码；
- 结合外部触发，在第N帧开始时同步启动BERT捕获，实现事件关联分析。

Python控制示例升级版：

import pyvisa rm = pyvisa.ResourceManager() awg = rm.open_resource('TCPIP::192.168.1.100::INSTR') # 加载自定义二进制码型文件 with open("custom_training_seq.bin", "rb") as f: data = f.read() awg.write(':PATTern:DATA USER1, #' + str(len(data)) + data.hex()) awg.write(':PATTern:SELect USER1') # 设置外部触发门控输出：仅在TRIG IN高电平时发送该序列 awg.write(':OUTPut1:GATed ON') awg.write(':TRIGger:SOURce EXTernal') print("Custom pattern armed, waiting for external trigger...")

这样做的好处是：你能精确复现系统启动握手过程中的关键时序窗口，而不是一直发PRBS。

多仪器协同：没有同步，就没有可信数据

当你同时使用信号发生器、BERT和示波器时，如果没有统一的时间基准，测出来的数据很可能彼此矛盾。

同步三要素

要素	推荐做法
参考时钟	所有仪器接入同一10 MHz OCXO参考源，避免晶振漂移累积
触发机制	使用TTL脉冲或LVDS TRIG IN信号统一启动各设备
相位对齐	利用AWG内置延迟调节功能，补偿通道间skew（<1 ps步进）