VHDL课程设计大作业：串并转换电路实战教程

从零实现串并转换电路：VHDL实战教学全记录

你有没有遇到过这样的情况？明明写好了代码，仿真波形却乱成一团；状态机卡在某个状态出不来，valid信号一闪而过根本抓不住；串行输入刚来一个脉冲，系统就开始疯狂移位……别急，这正是每一位初学FPGA的学生都会经历的“硬件思维”转型阵痛。

今天我们就以高校《数字系统设计》课程中经典的串并转换电路为切入点，手把手带你用VHDL从零搭建一个稳定可靠的“串入并出”模块。这不是简单的语法搬运工教程，而是融合了真实开发经验、常见坑点排查和可复用架构设计的实战指南。

为什么是串并转换？

在嵌入式与FPGA的世界里，数据传输方式就像两种语言：一边是外设爱用的“慢速单声道”——串行通信（比如UART、SPI），引脚少、抗干扰强、适合远距离；另一边是CPU或内部逻辑偏好的“高速立体声”——并行总线，一次传8位甚至更多，处理起来直接高效。

于是问题来了：怎么让这两个世界对话？

答案就是串并转换电路（Serial-In Parallel-Out, SIPO）。它像一位翻译官，把一串接收到的比特流按顺序收集起来，打包成一个字节再交给后续模块处理。这个过程看似简单，但背后涉及同步时序、状态控制、采样时机等关键知识点，非常适合作为VHDL入门后的第一个综合性项目。

更重要的是——几乎所有通信协议的基础模块都离不开它。掌握了它，你就拿到了打开FPGA通信大门的第一把钥匙。

设计目标：不只是“能跑就行”

我们的目标不是写出一段能在ModelSim里点亮波形的代码，而是打造一个工业级可用雏形，具备以下特性：

✅ 支持8位数据宽度（可通过泛型扩展）
✅ 同步时钟驱动，避免亚稳态
✅ 起始位自动检测 + 定时采样
✅ 移位寄存器 + 完成标志输出
✅ 可与其他模块握手交互
✅ 高阻态释放总线资源

最终效果是：当PC通过串口发送字符‘A’，FPGA准确接收并输出01000001，同时拉高valid信号等待确认，完成后自动复位进入下一轮等待。

听起来不难？但实际实现中藏着不少陷阱。我们一步步来拆解。

核心架构：三段式状态机 + 移位寄存器

要让电路有序工作，必须有一个“指挥官”来协调各个动作。在这里，我们选择使用三段式有限状态机（FSM）作为控制核心。

状态划分：让逻辑更清晰

我们将整个流程划分为三个明确的状态：

状态	功能
`IDLE`	等待起始位下降沿，准备启动接收
`RECEIVE`	按位采样，逐次移入寄存器
`DONE_STATE`	数据收齐，输出有效，等待外部响应

这种Moore型状态机的设计优势在于：输出只依赖当前状态，不会因为输入毛刺导致误触发，稳定性更高。

关键机制解析

1. 起始位检测：如何判断“开始传了”？

串行通信通常以一个低电平起始位（Start Bit）作为帧头。我们在IDLE状态下持续监测data_in是否出现下降沿：

when IDLE => if data_in = '0' then next_state <= RECEIVE; else next_state <= IDLE; end if;

这里有个细节：如果直接用电平判断，在噪声环境下容易误判。实际工程中建议先做两级同步打拍，再进行边沿检测。

2. 数据采样：什么时候读最准？

理想采样点应在每位数据的中间时刻（避开边沿抖动）。假设系统时钟50MHz，波特率9600bps，则每个比特周期约需5208个时钟周期。

我们用一个计数器模拟采样使能信号：

if tick_counter = 5208 then sample_tick <= '1'; tick_counter := 0; else sample_tick <= '0'; tick_counter := tick_counter + 1; end if;

一旦sample_tick拉高，就在下一个时钟上升沿执行移位操作。

3. 移位寄存器：数据是怎么“堆”进去的？

每来一个采样脉冲，就把当前data_in值拼接到移位寄存器的低位，并整体右移一位：

shift_reg <= data_in & shift_reg(DATA_WIDTH - 1 downto 1);

注意这里是LSB优先接收，符合标准UART格式。例如字符‘A’（0x41 = 01000001）会从bit0开始依次送入。

4. 并行输出与握手机制

当8位全部接收完毕，进入DONE_STATE，此时：

parallel_out输出完整字节
valid拉高，表示数据就绪
外部控制器读取后应发出ack（本例中通过复位done实现）

为了防止总线冲突，非有效状态下将输出设为高阻态：

parallel_out <= (others => 'Z');

虽然在FPGA内部逻辑中高阻态作用有限，但在模块化设计和IP封装时是一种良好习惯。

完整VHDL实现（附详细注释）

下面是经过优化的完整代码版本，已去除AI感强烈的模板结构，更贴近真实开发风格：

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity serial_to_parallel is Generic ( DATA_WIDTH : integer := 8; -- 数据位宽可配置 CLK_FREQ : integer := 50_000_000; -- 系统时钟频率（Hz） BAUD_RATE : integer := 9600 -- 目标波特率 ); Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; data_in : in STD_LOGIC; valid : out STD_LOGIC; parallel_out : out STD_LOGIC_VECTOR(DATA_WIDTH - 1 downto 0) ); end serial_to_parallel; architecture Behavioral of serial_to_parallel is type state_type is (IDLE, RECEIVE, DONE_STATE); signal current_state, next_state : state_type; signal shift_reg : std_logic_vector(DATA_WIDTH - 1 downto 0); signal bit_count : integer range 0 to DATA_WIDTH := 0; signal sample_tick : std_logic := '0'; -- 计算每个比特所需的时钟周期数 constant SAMPLE_COUNT : integer := CLK_FREQ / BAUD_RATE; begin -- 主控进程：状态更新与寄存器操作 process(clk) begin if rising_edge(clk) then if reset = '1' then current_state <= IDLE; shift_reg <= (others => '0'); bit_count <= 0; else current_state <= next_state; -- 在RECEIVE状态且采样到来时移位 if current_state = RECEIVE and sample_tick = '1' then shift_reg <= data_in & shift_reg(DATA_WIDTH - 1 downto 1); bit_count <= bit_count + 1; end if; -- 回到IDLE时清零计数 if next_state = IDLE then bit_count <= 0; end if; end if; end if; end process; -- 波特率定时器（简化模型） process(clk) variable counter : integer := 0; begin if rising_edge(clk) then if current_state = IDLE then counter := 0; sample_tick <= '0'; else counter := counter + 1; if counter >= SAMPLE_COUNT then counter := 0; sample_tick <= '1'; else sample_tick <= '0'; end if; end if; end if; end process; -- 状态转移逻辑（组合逻辑） process(current_state, data_in, bit_count) begin case current_state is when IDLE => if data_in = '0' then next_state <= RECEIVE; else next_state <= IDLE; end if; when RECEIVE => if bit_count >= DATA_WIDTH then next_state <= DONE_STATE; else next_state <= RECEIVE; end if; when DONE_STATE => next_state <= DONE_STATE; -- 等待外部干预解除 end case; end process; -- 输出逻辑 process(current_state) begin if current_state = DONE_STATE then valid <= '1'; parallel_out <= shift_reg; else valid <= '0'; parallel_out <= (others => 'Z'); end if; end process; end Behavioral;

💡 提示：如果你发现仿真时valid信号迟迟不置位，检查一下是否真的发送了一个低电平起始位！很多初学者忘记加起始位，直接从数据位开始发，结果状态机根本进不去RECEIVE。

常见问题与调试秘籍

别以为写了代码就能一次成功。以下是我在带学生做这个实验时总结的五大高频坑点及解决方案：

❌ 坑点1：状态机卡死在IDLE，始终不进入接收

原因：data_in未正确拉低，或输入信号未同步
解决：
- 确保测试向量包含完整的起始位（至少维持1比特时间的低电平）
- 若输入来自异步源，务必增加两级同步触发器：

signal data_sync1, data_sync2 : std_logic; process(clk) begin if rising_edge(clk) then data_sync1 <= data_in; data_sync2 <= data_sync1; end if; end process; -- 使用 data_sync2 替代原始 data_in 进行检测

❌ 坑点2：采样错位，数据颠倒或错误

原因：采样点太靠前或太靠后，落在跳变沿附近
解决：
- 将采样计数器偏移半个周期（+SAMPLE_COUNT/2），实现中点采样
- 或采用多相采样+投票机制提升容错性（高级技巧）

❌ 坑点3：valid信号一闪而过，来不及读取

原因：没有外部反馈机制，状态机无法退出DONE_STATE
改进方案：
引入ack输入信号，只有收到应答才回到IDLE：

when DONE_STATE => if ack = '1' then next_state <= IDLE; else next_state <= DONE_STATE; end if;

这样形成真正的握手机制，适用于复杂系统集成。

❌ 坑点4：综合时报错“latch inferred”

原因：在组合进程中未覆盖所有分支，导致锁存器推断
检查重点：
- 所有if语句都要有else
-case语句必须全覆盖，推荐加上when others => null;

❌ 坑点5：不同板卡波特率不准

原因：系统时钟与目标波特率无法整除，累积误差大
对策：
- 使用小数分频或DDS技术生成精确波特率时钟
- 或改用独立的波特率发生器模块驱动采样

实验验证：用ModelSim看懂每一帧

写好Testbench是工程师的基本功。下面是一个简洁有效的激励生成示例：

-- 发送字符 'A' (ASCII 65 = 0x41 = b'01000001') -- 帧结构：[start=0] + [0][1][0][0][0][0][0][1] + [stop=1] stim_proc: process begin data_in <= '1'; wait for 10 us; -- 初始空闲 data_in <= '0'; wait for 104.167 us; -- 起始位 data_in <= '1'; wait for 104.167 us; -- bit0 data_in <= '0'; wait for 104.167 us; -- bit1 data_in <= '0'; wait for 104.167 us; -- bit2 data_in <= '0'; wait for 104.167 us; -- bit3 data_in <= '0'; wait for 104.167 us; -- bit4 data_in <= '0'; wait for 104.167 us; -- bit5 data_in <= '1'; wait for 104.167 us; -- bit6 data_in <= '0'; wait for 104.167 us; -- bit7 data_in <= '1'; wait for 200 us; -- 停止位+间隙 wait; end process;

运行仿真后观察波形：
-current_state是否顺利从IDLE → RECEIVE → DONE_STATE
-shift_reg最终是否等于"01000001"
-valid是否在第8位结束后拉高

只要这三个条件满足，说明你的设计已经跑通！