组合逻辑设计实践：全加器结果在数码管上的可视化

从门电路到数字显示：手把手构建一个会“算数”的数码管

你有没有想过，计算器是怎么把两个数字相加、然后立刻在屏幕上显示出结果的？
别被那些复杂的芯片吓到——其实，最基础的答案就藏在一个由几个逻辑门搭起来的小系统里。

今天，我们就来亲手实现一个“能算数还会说话”的数字电路：输入两个4位二进制数，自动完成加法，并把结果实时显示在七段数码管上。整个过程不依赖任何处理器或单片机，纯粹靠组合逻辑搭建而成。你会发现，原来“计算”和“显示”之间那条看不见的链路，是可以用导线和真值表一步步连通的。

加法器的本质：不只是`A + B`

我们先从最核心的部分开始——加法器。

在数字世界中，一切运算都建立在二进制之上。而最基本的加法单元是全加器（Full Adder, FA）。它不像半加器那样只能处理两个输入，而是能同时接收三个信号：

两个操作数 A 和 B
来自低位的进位 Cin

输出则是：
- 当前位的和 S
- 向高位传递的进位 Co

它的布尔表达式非常简洁：

$$
S = A \oplus B \oplus C_{in}
\quad,\quad
C_{out} = (A \cdot B) + (C_{in} \cdot (A \oplus B))
$$

这看起来像是数学公式，但在硬件层面，就是几颗异或门、与门和或门的连接方式。每个这样的小模块可以完成一位二进制加法。

那么要处理 4 位呢？很简单——串起来！

我们将四个全加器级联起来，形成一个4位串行进位加法器（Ripple Carry Adder）。低位的 $C_{out}$ 直接接到高位的 $C_{in}$，就像笔算加法时“进1”一样逐级传递。

虽然这种方式结构简单，但也带来了明显的缺点：延迟累积。因为最高位必须等所有低位的进位稳定后才能得出最终结果，所以整体响应速度随着位数线性增长。

⚠️ 实际工程中若追求高性能，通常会采用“超前进位”结构提前预测进位，但对教学和演示而言，串行进位更直观易懂。

Verilog 行为级建模：让代码自己“长”出门电路

下面是这个 4 位全加器的 Verilog 实现：

module full_adder_4bit ( input [3:0] A, B, input Cin, output [3:0] Sum, output Cout ); wire [3:0] C; assign {C[0], Sum[0]} = A[0] + B[0] + Cin; assign {C[1], Sum[1]} = A[1] + B[1] + C[0]; assign {C[2], Sum[2]} = A[2] + B[2] + C[1]; assign {Cout, Sum[3]} = A[3] + B[3] + C[2]; endmodule

别看这里用了加法操作符，综合工具可不会真的找一个加法器来用——它会根据上下文自动推断出对应的全加器链结构，生成纯组合逻辑门网表。

这种写法简洁高效，适合仿真验证和 FPGA 快速原型开发。

把“1011”变成你能看懂的“11”：BCD 与七段译码

现在我们已经得到了加法的结果，比如A=5 (0101)，B=6 (0110)，结果是11 (1011)。问题来了：你怎么把这个二进制数告诉别人？

人习惯看十进制。所以我们需要一条“翻译通道”，把内部的二进制数据转换成人类可读的形式。

这就是BCD 编码 + 七段译码器的用武之地。

数码管是怎么亮起来的？

七段数码管由七个 LED 段组成，标记为 a ~ g，排列成“日”字形。通过控制哪些段点亮，就能拼出 0~9 的数字。

例如：
- 显示 “0” → 点亮 a, b, c, d, e, f （g 灭）
- 显示 “8” → 所有段全亮
- 显示 “1” → 只亮 b, c

这些规则可以整理成一张真值表，然后通过卡诺图化简得到每一段的驱动逻辑。不过更常用的方法是直接查表驱动。

而且数码管分两种类型：
-共阴极：所有 LED 阴极接地，阳极高电平点亮
-共阳极：所有阳极接 VCC，阴极低电平点亮

这意味着你的译码输出极性必须匹配硬件类型。搞反了？灯就不亮或者全亮。

写个译码器：从 BCD 到段控信号

下面是一个标准的 BCD 到七段译码模块（假设输出低电平有效，适用于共阳极数码管）：

module bcd_to_7seg ( input [3:0] bcd, output reg [6:0] seg // 对应 g,f,e,d,c,b,a ); always @(*) begin case (bcd) 4'd0: seg = 7'b0000001; // a~f亮 -> 0 4'd1: seg = 7'b1001111; // b,c亮 -> 1 4'd2: seg = 7'b0010010; // a,b,d,e,g -> 2 4'd3: seg = 7'b0000110; // a,b,c,d,g -> 3 4'd4: seg = 7'b1001100; // b,c,f,g -> 4 4'd5: seg = 7'b0100100; // a,c,d,f,g -> 5 4'd6: seg = 7'b0100000; // a,c,d,e,f,g -> 6 4'd8: seg = 7'b0000000; // all on -> 8 4'd9: seg = 7'b0000100; // a,b,c,f,g -> 9 default: seg = 7'b1111110; // 错误/空白 endcase end endmodule

注意这里的seg[6:0]是从 g 到 a 的顺序，且数值越小表示越多个段被点亮（低电平有效）。如果你用的是共阴极数码管，只需将输出取反即可。

这个模块完全是组合逻辑，输入一变，输出立即响应，没有状态、没有时钟，非常适合集成进我们的纯组合系统。

系统整合：让“算”和“显”真正联动起来

好了，现在我们有两个关键模块：
1.4位全加器：负责算出结果
2.七段译码器：负责把结果“画”出来

接下来，我们要把它们串在一起，再加上输入和输出设备，构成完整系统。

整体架构一览

[拨码开关 A] ──┐ ├──→ [4位全加器] → [Sum] → [BCD译码器] → [数码管] [拨码开关 B] ──┘ └──────────────→ [Cout] → [LED指示灯]

输入：使用 8 位拨码开关分别设置 A[3:0] 和 B[3:0]
运算：4位全加器实时计算 Sum 和 Cout
显示：
Sum[3:0] 输入译码器，驱动数码管显示个位数字
Cout 单独接一个 LED，提示是否发生进位（即结果 ≥ 16）

整个流程没有任何时钟参与，属于典型的纯组合逻辑系统——只要你动一下开关，结果马上刷新。

关键挑战：当结果大于 9 怎么办？

这里有个现实问题：七段数码管只能显示 0~9。如果 A=7，B=8，结果是 15（1111），怎么办？

此时有几种策略：

方案一：只显示个位，进位靠 LED 提示

这是最简单的做法。不管结果是多少，只取模 10 显示个位。例如 15 显示为 “5”，并通过 Cout LED 告诉用户“前面还有个 1”。

优点：逻辑简单，无需额外硬件
缺点：信息不完整，不适合精确计算场景

方案二：扩展为双位显示（推荐进阶）

我们可以引入BCD 修正逻辑或十进制拆分算法，把结果分解为十位和个位，用两个数码管分别显示。

例如：
- 结果 = 13 → 十位 = 1，个位 = 3
- 显示为 “13”

实现方法有两种：
1. 查表法：预存 0~30 的十位/个位映射表
2. 算法法：通过比较和减法不断提取十位（如：若 result >= 10，则 digit1 = 1, digit0 = result - 10）

后者可以在组合逻辑中用多级比较器+多路选择器实现，虽然资源消耗稍大，但更具通用性。

工程实践中的那些“坑”与应对之道

你以为接上线就能亮？远远没那么简单。实际调试中，以下几个问题几乎人人都会遇到：

1. 开关抖动导致误触发

机械拨码开关在切换瞬间会产生电平抖动，可能被误认为多次输入变化。虽然组合逻辑反应极快，但这反而成了隐患。

✅ 解决方案：
- 在 FPGA 中添加去抖逻辑（延时采样）
- 或改用按键 + 触发锁存的方式，人为控制“确认输入”时机

2. 数码管亮度不均甚至烧毁

没有加限流电阻？恭喜你，很可能看到某几段特别亮，甚至永久损坏。

✅ 正确做法：
- 每一段串联 220Ω~1kΩ 限流电阻
- 若使用动态扫描，还需计算平均电流避免过热

3. 共阳/共阴接错，全黑或全亮

新手最容易犯的错误之一：译码输出极性与数码管类型不匹配。

✅ 快速排查：
- 测量各段引脚电压
- 若全是高电平却点不亮 → 应该是共阳极但输出没拉低
- 若全是低电平却全亮 → 输出极性反了

4. PCB 走线不对称，造成显示延迟差异

虽然组合逻辑理论上无延迟，但如果走线长度差异过大，在高频切换时可能出现段间响应不同步。

✅ 设计建议：
- 关键信号线尽量等长
- 使用差分对布线思想处理敏感路径

教学价值与工程意义：为什么这个项目值得做？

这个看似简单的“加法+显示”系统，其实蕴含着深刻的工程思维训练：

训练维度	收获
底层理解力	看透“加法”不是魔法，而是门电路的协同工作
系统集成能力	学会如何将多个功能模块无缝衔接
硬件调试经验	掌握从信号测量到故障定位的全流程技能
抽象到具象的转化	把二进制变成可见光，极大增强学习成就感

更重要的是，它是通往更复杂系统的跳板：