一文说清Altium Designer原理图电气连接规则

一文讲透Altium Designer原理图电气连接：从“画线”到真正连通

你有没有遇到过这种情况——在Altium Designer里明明用导线把两个引脚连上了，编译后却发现网络不通？或者看着满屏的GND符号，以为它们天然就连在一起，结果PCB上飞线乱飞、电源断开？

这并不是软件出错，而是你和AD之间对“什么是真正的电气连接”存在认知偏差。

在Altium Designer中，视觉上的连接 ≠ 实际的电气连接。很多初学者甚至工作几年的工程师，依然被这些“看似理所当然”的规则坑得不轻。今天我们就来彻底掰开揉碎，说清楚AD原理图中那些关于电气连接的核心机制。

网络标签（Net Label）：让信号跨越图纸也能相连

我们先来看一个常见场景：
你在主控板原理图中给MCU的复位引脚标了个nRESET，又在另一张电源管理图里也写了nRESET。这两个点真的会连在一起吗？

答案是：只要名字完全一样，并且项目已正确编译，它们就是同一个网络。

这就是网络标签（Net Label）的魔力。

它是怎么工作的？

当你放置一个 Net Label 时，比如VCC_3V3或I2C_SDA，AD并不会立刻建立物理连接。它只是给这个节点“贴了个名字”。等到你点击Project → Compile PCB Project时，编译器才会扫描所有图纸，把所有叫I2C_SDA的点归为一个电气网络。

🔍关键点：连接发生在“编译阶段”，而不是“绘图瞬间”。

这意味着：
- 不需要画任何导线，只要名字一致就能互通；
- 支持跨页连接，非常适合模块化设计；
- 名称区分大小写（默认），gnd和GND是两个不同的网络！

实战建议

// Delphi Script 示例：自动检查网络标签拼写 var Label: ISch_NetLabel; begin for Label in SchServer.GetCurrentSheet().GetNetLabels do if Pos(' ', Label.Text) > 0 then ShowWarning('Net Label [' + Label.Text + '] contains space!'); end;

这类脚本可以帮你发现像GND（尾部空格）这种肉眼难辨的命名错误。

✅最佳实践：
- 统一命名规范：如低电平有效信号加前缀n（nCS,nRST）；
- 避免使用中文或特殊字符；
- 关键信号尽量配合颜色高亮+注释说明。

⚠️常见陷阱：
- 拼写错误导致网络分裂；
- 多人协作时命名风格混乱；
- 过度依赖Net Label而省略基本连线，造成可读性下降。

导线（Wire）与节点（Junction）：你以为的“T型连接”可能根本没通

现在来看最基础但也最容易翻车的部分：导线连接。

想象一下这个结构：

A引脚 ——————+—————— B引脚 | C引脚

看起来C应该和A、B连在一起吧？但在Altium Designer里，如果没有那个小黑点（Junction），C其实是“悬空”的！

为什么必须加 Junction？

AD的连接逻辑非常严格：
- 只有以下情况才认为是电气连接：
- Wire 直接连到引脚末端；
- Wire 通过 Junction 连接其他 Wire；
- 同名 Net Label 或 Power Port。

如果三条线只是交叉或T型交汇但没有 Junction，AD会认为这只是“视觉交叉”，不会生成电气连接。

🔧 解决方法很简单：在交汇处手动放一个Junction（快捷键Ctrl+Shift+8或工具栏按钮）。

总线（Bus）不是万能的，别被它的样子骗了

总线（Bus）看起来像一组并行线，常用于地址/数据总线，但它本身不具备电气意义。

要让它真正起作用，必须满足三个条件：
1. 使用Bus Entry将单根Wire接入Bus；
2. 给Bus加上Bus Label，格式为Name[Start..End]，例如DATA[0..7]；
3. 每个成员仍需通过 Net Label 或 Wire 明确连接到具体引脚。

否则，即使画得再整齐，也只是“装饰线条”。

📌 举个例子：

MCU_DATA0 —— Bus Entry —— DATA[0..7] (Bus) ... SENSOR_DATA0 —— Net Label "DATA0"

这样不行！你应该把DATA[0..7]编译后展开成DATA0,DATA1, …,DATA7，然后每个都单独连接或打标签。

✅ 正确做法是在两端都使用 Net Label 分别标注DATA0,DATA1……或者使用重复命名模式配合总线自动解析。

电源端口（Power Port）：为什么你的GND总是连不上？

很多人喜欢在每张图上随手拖一个GND符号，觉得“反正都是地嘛，肯定通”。但如果你用了普通Net Label写了个”GND”，或者选错了符号类型，很可能整个系统的地都没连起来。

Power Port 才是全局连接的关键

Power Port 是一种特殊的电气对象，默认具有全局网络属性。也就是说，无论你在哪一页放了一个名为GND的 Power Port，只要启用了相关设置，它们都会被自动合并为同一网络。

这个功能由项目选项控制：

Project Options → Options → Global Power Ground Connections

✅ 勾选此项，才能实现真正的“全局电源/地网络”。

常见问题排查

现象	可能原因
GND网络断裂	使用了普通图形符号而非Power Port
数字地和模拟地混在一起	全部用了同一个GND名称
VCC_3V3出现多个碎片	拼写不一致或未启用全局连接

💡高级技巧：对于混合信号系统，推荐使用不同名称区分电源域：
-DGND（数字地）
-AGND（模拟地）
- 中间通过磁珠或0Ω电阻连接，在PCB层面实现单点接地。

同时可以自定义Power Port符号，避免误用标准库中的非全局类型。

端口（Port）与层次化设计：大项目如何高效协同

当你面对一个包含几十个功能模块的复杂系统时，把所有电路挤在一张图上显然不现实。这时就需要层次化设计（Hierarchical Design）。

核心思想是：顶层设计一张“总览图”，下面挂若干子图，各子图之间通过Port来传递信号。

工作流程拆解

在顶层图放置Sheet Symbol，代表某个子模块；
在Sheet Symbol内部添加Sheet Entry，定义接口名称和方向；
在对应的子图中创建同名的Port；
编译项目后，AD自动将 Sheet Entry 与 Port 匹配，形成跨图连接。

例如：
- Sheet Entry 名为UART_TXD，方向 Output；
- 子图中的 Port 也叫UART_TXD，方向 Input；
- 编译后，这两个点就被视为同一网络的一部分。

🎯 提示：支持Repeat块设计，比如8路相同的ADC采集模块，只需设计一次，复制即可。

警惕这些细节雷区

Port 名称必须完全一致，包括大小写和拼写；
必须保存所有图纸后再编译，否则连接可能丢失；
方向定义错误可能导致ERC报错（如两个Output冲突）；
扁平式设计中滥用Port反而增加复杂度。

从原理图到PCB：连接是如何一步步传递的？

我们再来走一遍完整的流程，看看电气连接是如何贯穿始终的。

绘制连接
使用 Wire、Junction、Net Label、Power Port 和 Port 构建完整拓扑。
编译项目
执行Compile PCB Project，触发两个关键动作：
- 生成内部网络表（In-memory Netlist）
- 运行电气规则检查（ERC）
查看ERC报告
如果看到类似警告：
Warning: Net 'VCC_3V3' contains multiple fragments.
说明该网络被分成了多个孤立段，必须立即修复。
更新PCB
执行Design → Update PCB Document，将网络信息同步过去。
观察飞线（Ratsnest）
在PCB编辑器中，未布线的连接会以虚线形式显示。如果有预期之外的断开，说明原理图连接有问题。

🔍 记住：PCB里的飞线来源于原理图编译后的网络表，不是来自你画的线！

典型问题速查手册：你遇到的90%连接问题都在这里

故障现象	根本原因	解决方案
视觉连接但实际断开	缺少Junction	在T型/十字交叉处添加黑点
跨页信号不通	Port名称不匹配或未编译	检查大小写、重新编译项目
电源网络碎片化	用普通线代替Power Port	替换为Power Port并启用全局连接
总线成员无法识别	Bus Label格式错误	改为`NAME[X..Y]`格式并绑定Net Label
ERC提示Unconnected Pin	引脚未连接或标签拼错	检查Net Label拼写及Junction位置
GND网络不连续	使用了本地Net Label	改用Power Port并确认全局使能