网站建设方案2000字,免费永久域名申请注册,网站做支付按流量付费吗,seo公司网站建设AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 #xff1a; AD9371 官方例程构建及单音信号收发 采样率和各个时钟之间的关系 #xff1a; AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 #xff08;三#xff09; 参考资料#xff1a; UltraScale Architecture G…AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 AD9371 官方例程构建及单音信号收发 采样率和各个时钟之间的关系 AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 三 参考资料 UltraScale Architecture GTH Transceivers User Guide UG576 Generic JESD204B block designs 文章目录 前言一、JESD204B传输层给应用层数据的格式配置二、JESD204B链路数据配置 前言 一、JESD204B传输层给应用层数据的格式配置 可知 AD9371 官方 demo 2T2R 中对于RX, M4, L2, IQ 采样率 LINK rate JESD204B 应用层 如何 接收传输层数据 在物理层GTH收发器 配置为32bit模式链路层每个LINK CLK 需要给物理层每个 LANE 32bit数据对于RX和RX_OS 都是各自分配2个 lane 即各自 64bit 数据 每个 LANE需要 32bit数据下述约束必须满足 L × 32 M × N P × S P C L \times 32M \times N P \times S P C L×32M×NP×SPC S P C L ∗ 32 / ( M ∗ N P ) \mathrm{SPC}\mathrm{L}^{*} 32 /(\mathrm{M} * \mathrm{NP}) SPCL∗32/(M∗NP)2T2R demo 中 JESD RX参数配置为 L2; M4; S1; F4; NP16; SPC1 每个转换器提供 SPC1个 16Bbit 采样数据 F4 4* 832bit 即每帧每个lane 32bit 1T1R demo 中 JESD RX参数配置为 L2; M2; S1; F2; NP16; SPC2类似 TX 2T2R 对于RX_OS JESD 参数配置为 L2; M2; S1; F2; NP16; SPC2类似 TX 2T2R 每个转换器提供 SPC2个 16Bbit 采样数据 Frame0 和 Frame1拼在一起 每帧 F2 两帧凑成 2 * 2 * 832bit MmSn 表示 第m个转换器的第n个采样数据, RX 2T2R L2; M4; S1; F4; NP16; SPC1 ; [ M3S0, M2S0, M1S0, M0S0] RX 1T1R L2; M2; S1; F2; NP16; SPC2 ; [ M1S1, M1S0, M0S1, M0S0] RX_OS L2; M2; S1; F2; NP16; SPC2 ; [ M1S1, M1S0, M0S1, M0S0] RX 1T1R 和 RX_OS 和TX 2T2R类似不过多描述。RX 2T2R 如下图 二、JESD204B链路数据配置 RX 2T2R M4L2F4S1 IQ 采样率 LINK rate line rate/40 SPC1 AD9371 采样接收数据后 按下图配置组帧通过分配的2个lane送给FPGA解帧 传输层送给应用层的64bit数据adc_data 排布如下 [ M3S0, M2S0, M1S0, M0S0] RX 1T1R 和 RX_OS M2L2F2S2 IQ 采样率 2* LINK rate line rate/20 SPC2 AD9371 采样接收数据后 按下图配置组帧通过分配的2个lane送给FPGA解帧 注意 AD9371芯片 的 TX和RX lane rate 有速率限制UG992lane rate 都最低614.4MHz 当2T2R 时M4, L2, IQ采样率 最低为15.36MHzlane rate 15.36 x 40 614.4 MHz 当1T1R 时M2, L2, IQ采样率 最低为30.72MHzlane rate 30.72x 20 614.4 MHz 当RX_OS 时M2, L2, IQ采样率 最低为30.72MHzlane rate 30.72 x 20 614.4 MHz 而 由于在FPGA的GTH中 CPLL的 VCO 对工作频率有要求在当前官方例程中RX 和 RX_OS都选择的CPLL其频率为 2 G-6.25G ,求最低采样率 当 CPLL VCO 锁定频率 2.4576G 尽可能小CPLL输出过分频器DD取最大 8CPLL不支持16 line rate 尽可能小2.4576G /8*2上升沿和下降沿采样614.4MHz 当2T2R 时M4, L2, line rate (IQ采样率 最低为15.36MHz x 40) 614.4MHz 当1T1R 时M2, L2, line rate (IQ采样率 最低为30.72MHz x 20) 614.4MHz 当RX_OS 时M2, L2, line rate (IQ采样率 最低为30.72MHz x 20) 614.4MHz 理论上 AD9371侧 和 FPGA 2T2R时对RX 信号都支持 15.36MHz