vivado DIRECT_ENABLE、DIRECT_RESET

直接启用(_E)
在输入端口或其他信号上应用DIRECT_ENABLE,使其直接进入启用
当有多个可能的启用时,或者当您想强制
合成工具来使用触发器的使能线。
体系结构支持
所有架构。
适用对象
DIRECT_ENABLE属性可以放置在任何端口或信号上。
价值
•TRUE(或YES):使用触发器的使能线。
•FALSE(或NO):不要直接合成使用触发器的使能线。这是
违约

Syntax
Verilog Example
(* direct_enable = “yes” *) input ena3;
VHDL Example
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
ena1, ena2, ena3 : in std_logic
out1 : std_logic_vector(8 downto 0));
attribute direct_enable : string;
attribute direct_enable of ena3: signal is "yes";
end test;
XDC Syntax
set_property direct_enable yes [get_nets –of [get_ports ena3]]
IMPORTANT: For XDC usage, this attribute only works on type net, so you need to use the get_nets
command for the object.
DIRECT_RESET
在输入端口或其他信号上应用DIRECT_RESET,使其直接进入RESET线
当有多个可能的重置或当你想强制合成时,触发器的
工具来使用触发器的重置线。
体系结构支持
所有架构。
适用对象
DIRECT_RESET属性可以放置在任何端口或信号上。
价值
•TRUE(或YES):直接合成以使用触发器的RESET线。
•FALSE(或NO):不要直接合成使用RESET线。这是默认设置。
Syntax
Verilog Example
(* direct_reset = "yes" *) input rst3;
VHDL Example
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
rst1, rst2, rst3 : in std_logic
out1 : std_logic_vector(8 downto 0));
attribute direct_reset : string;
attribute direct_reset of rst3: signal is “yes”;
end test;
XDC Syntax
set_property direct_reset yes [get_nets –of [get_ports rst3]]
IMPORTANT: For XDC usage, this attribute only works on type net, so you need to use the get_nets
command for the object.

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